采购项目名称：FPGA原型验证系统VeriTiger-V19P
采购单位： (略) 清华大学
付款方式：货到付款100%
签约时间要求：成交后5个工作日内
交货时间要求：签订合同后3个工作日内
交货地址： (略) 清华大学
技术参数及配置要求：1、设备主要技术要求及参数 1.1硬件系统基本要求 1.1.1芯片采用Xilinx Ultrascale+ XCVU19P或更大规模的FPGA； 1.1.2系统逻辑资源不少于8M； 1.1.3系统满足设计容量*ASIC门的设计和验证容量； 1.1.4灵活扩展接口，兼容业界主流功能性接口扩展方式，可以按照独立Bank进行电压配置，适用多场景应用SoC； 1.1.5不 (略) 可编程时钟，时钟频率范围2-350MHz； 1.2硬件接口资源 1.2.1不低于44组高速Transceiver接口； 1.2.2支 (略) 以上LVDS差分对，可用单端IO数量不少于1600个； 1.2.3板载不低于两组DDR4 SO-DIMM接口，支持72bit ECC，带宽不低于2000Mbps，容量不低于16GB； 1.2.4可外接不低于两组的DDR3/4； 1.3配套软件 1.3.1支持多用户注册、管理员权限； 1.3.2系统可 (略) 、USB、SD卡、JTAG方式配置； 1.3.3支持子卡扫描校准，支持一键生成管脚约束； 1.3.4支持虚拟管脚； 1.3.5支持电压检测； 1.3.6支持套件和通信加密以及硬件自检测试 1.4硬件仿真加速器 1.4.1支持高速仿真，支持大规模复杂逻辑的仿真测试加速； 1.4.2最高支持到10MHz的仿真频率； 1.4.3支持ICE模式，有利于大规模复杂逻辑的仿真测试加速； 1.4.4支持在线仿真、事务级仿真、混合仿真多种模式； 1.4.5支持Verilog、VHDL、SystemVerilog、EDIF语言编写的待测文件输入； 1.4.6支持C++、system verilog的测试语言，支持UVM仿真环境的移植； 1.4.7支持硬件断点； 1.4.8支持静态探针回读和动态扫描链回读； 1.4.9支持智能化编译，一键生成BIT文件； 1.4.10对待测大规模复杂逻辑的reg和wire 信号类型可见； 1.4.11支持VCS等常用仿真器； 1.4.12支持linux与Windows双系统。
质保期：36个月
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采购项目名称：FPGA原型验证系统VeriTiger-V19P
采购单位： (略) 清华大学
付款方式：货到付款100%
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技术参数及配置要求：1、设备主要技术要求及参数 1.1硬件系统基本要求 1.1.1芯片采用Xilinx Ultrascale+ XCVU19P或更大规模的FPGA； 1.1.2系统逻辑资源不少于8M； 1.1.3系统满足设计容量*ASIC门的设计和验证容量； 1.1.4灵活扩展接口，兼容业界主流功能性接口扩展方式，可以按照独立Bank进行电压配置，适用多场景应用SoC； 1.1.5不 (略) 可编程时钟，时钟频率范围2-350MHz； 1.2硬件接口资源 1.2.1不低于44组高速Transceiver接口； 1.2.2支 (略) 以上LVDS差分对，可用单端IO数量不少于1600个； 1.2.3板载不低于两组DDR4 SO-DIMM接口，支持72bit ECC，带宽不低于2000Mbps，容量不低于16GB； 1.2.4可外接不低于两组的DDR3/4； 1.3配套软件 1.3.1支持多用户注册、管理员权限； 1.3.2系统可 (略) 、USB、SD卡、JTAG方式配置； 1.3.3支持子卡扫描校准，支持一键生成管脚约束； 1.3.4支持虚拟管脚； 1.3.5支持电压检测； 1.3.6支持套件和通信加密以及硬件自检测试 1.4硬件仿真加速器 1.4.1支持高速仿真，支持大规模复杂逻辑的仿真测试加速； 1.4.2最高支持到10MHz的仿真频率； 1.4.3支持ICE模式，有利于大规模复杂逻辑的仿真测试加速； 1.4.4支持在线仿真、事务级仿真、混合仿真多种模式； 1.4.5支持Verilog、VHDL、SystemVerilog、EDIF语言编写的待测文件输入； 1.4.6支持C++、system verilog的测试语言，支持UVM仿真环境的移植； 1.4.7支持硬件断点； 1.4.8支持静态探针回读和动态扫描链回读； 1.4.9支持智能化编译，一键生成BIT文件； 1.4.10对待测大规模复杂逻辑的reg和wire 信号类型可见； 1.4.11支持VCS等常用仿真器； 1.4.12支持linux与Windows双系统。
质保期：36个月
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