序号

物资名称

技术指标参数要求

计量单位

数量

交货时间

交货地点

1

组网接入板卡及固件定制开发服务

交付2块硬件板卡以及固件（FPGA程序）和驱动程序，其中硬件板卡 (略) 场大规模采购的货架产品，固件部分和驱动部分由供应商自主开发，提供源码。

1.硬件部分要求如下：

（1）板卡 (略) 理单元选用Xilinx Zynq UltraScale+系列FPGA。

（2）板卡上的外设至少包括2个百兆/千兆自适应电口（RJ45），和1个10G光口（SFP+），附件包括光纤和光模块。

（3）板卡有简易外壳保护，尺寸不大于30cm*30cm，采用常见主流供电接口。

（4）板卡主FPGA芯片规格不低于XCZU7E。

2.固件部分要求如下：

（1）FPGA的PS部分运行Linux操作系统，两个RJ45电 (略) 卡，可独立配置和运行。

（2）FPGA的PL部分实现10G光口逻辑，支持IEEE 1588v2协议，用于实现设备之间亚微秒级的时间同步。板卡光口直连或通过IEEE1588v2兼容的交换机后，同步精度优于0.1微秒（us），确保板卡与已有系统之间精确同步。

（3）板卡通过10G光口接入支持IEEE1588v2协议的交换机与已有系统进行时间同步，并与已有设备兼容工作。已有系统由多台设备组成，通过10G光口进行时间同步，遵循IEEE1588v2协议，设备之间同步精度优于50ns，需到现场进行联试。

3.驱动部分，10G光口实现时间同步后，应用软件可以获取绝对时间。

4.在FPGA的PL侧纯逻辑实现IEEE1588v2功能，无PS侧的软件参与。

（1）支持IEEE1588v2主时钟和从时钟功能，支持announce、sync,follow_up,delay_req,delay_resp等事 (略) 理。

主时钟：

支持作为Grandmaster Clock（GMC），提供高精度时间源。

支持多域（Domain）配置，允 (略) 络中运行多个独立的PTP域。

支持单播、组播和多播模式。

从时钟：

支持作为Ordinary Clock（OC）或Boundary Clock（BC）。

支持动态主时钟切换（Master Clock Switchover）。

支持从时钟状态机（Slave State Machine）的完整实现。

（2）FPGA的PL侧纯逻辑实现IEEE1588功能。逻辑实现时间戳的精确 (略) 理，支持硬件时间戳单元（Hardware Timestamp Unit, HTSU）在MAC层或PHY层实现，确保时间戳 (略) 理延迟在纳秒级别。

（3）支持IEEE 1588v2定义的Best Master Clock（BMC）算法。支持时钟优先级、时钟类别、时钟精度等参数的动态比较，在主时钟失效时，无缝切换到次优主时钟，切换时间<1秒。

（4）支持基于二层IEEE 802.3 PT (略) 理。支持IEEE 802.3 Ethernet帧格式的PTP报文解析和封装；支持携带单层VLAN标签（IEEE 802.1Q）；在MAC层或PHY层捕获PTP报文的时间戳，确保高精度，支持基于PTP域号的报文过滤。

（5）支持1PPS同步输出，1PPS同步精度小于50ns；控制1PPS信号的抖动在纳秒级别，验收时通过秒脉冲信号计算板卡与已有系统间同步误差。

5.至少支持32bit和48bit的纳秒单位时间。

6. (略) 卡固件（FPGA逻辑）、Linux开发环境（内核、设备树、文件系统等）和设备驱动程序（ (略) 口、光口等设备驱动）在内的所有源码。其中，IEEE1588v2主体部分为自研源码，不采用官方IP， (略) （Xilinx、Intel等）移植。

块

2

合同签订后30交付验收，并免费安装及调试

江苏省

(略)

说明

1.报价人须对招标文件所列全部产品进行报价，数量不得减少，否则视为无效投标。

2.报价应包括货款、标准附件、备品备件、专用工具、包装、运输、安装、调试、培训、保修、售后等费用和税金。

3.注明产品规格型号、生产商、产地等信息。

序号

物资名称

技术指标参数要求

计量单位

数量

交货时间

交货地点

1

组网接入板卡及固件定制开发服务

交付2块硬件板卡以及固件（FPGA程序）和驱动程序，其中硬件板卡 (略) 场大规模采购的货架产品，固件部分和驱动部分由供应商自主开发，提供源码。

1.硬件部分要求如下：

（1）板卡 (略) 理单元选用Xilinx Zynq UltraScale+系列FPGA。

（2）板卡上的外设至少包括2个百兆/千兆自适应电口（RJ45），和1个10G光口（SFP+），附件包括光纤和光模块。

（3）板卡有简易外壳保护，尺寸不大于30cm*30cm，采用常见主流供电接口。

（4）板卡主FPGA芯片规格不低于XCZU7E。

2.固件部分要求如下：

（1）FPGA的PS部分运行Linux操作系统，两个RJ45电 (略) 卡，可独立配置和运行。

（2）FPGA的PL部分实现10G光口逻辑，支持IEEE 1588v2协议，用于实现设备之间亚微秒级的时间同步。板卡光口直连或通过IEEE1588v2兼容的交换机后，同步精度优于0.1微秒（us），确保板卡与已有系统之间精确同步。

（3）板卡通过10G光口接入支持IEEE1588v2协议的交换机与已有系统进行时间同步，并与已有设备兼容工作。已有系统由多台设备组成，通过10G光口进行时间同步，遵循IEEE1588v2协议，设备之间同步精度优于50ns，需到现场进行联试。

3.驱动部分，10G光口实现时间同步后，应用软件可以获取绝对时间。

4.在FPGA的PL侧纯逻辑实现IEEE1588v2功能，无PS侧的软件参与。

（1）支持IEEE1588v2主时钟和从时钟功能，支持announce、sync,follow_up,delay_req,delay_resp等事 (略) 理。

主时钟：

支持作为Grandmaster Clock（GMC），提供高精度时间源。

支持多域（Domain）配置，允 (略) 络中运行多个独立的PTP域。

支持单播、组播和多播模式。

从时钟：

支持作为Ordinary Clock（OC）或Boundary Clock（BC）。

支持动态主时钟切换（Master Clock Switchover）。

支持从时钟状态机（Slave State Machine）的完整实现。

（2）FPGA的PL侧纯逻辑实现IEEE1588功能。逻辑实现时间戳的精确 (略) 理，支持硬件时间戳单元（Hardware Timestamp Unit, HTSU）在MAC层或PHY层实现，确保时间戳 (略) 理延迟在纳秒级别。

（3）支持IEEE 1588v2定义的Best Master Clock（BMC）算法。支持时钟优先级、时钟类别、时钟精度等参数的动态比较，在主时钟失效时，无缝切换到次优主时钟，切换时间<1秒。

（4）支持基于二层IEEE 802.3 PT (略) 理。支持IEEE 802.3 Ethernet帧格式的PTP报文解析和封装；支持携带单层VLAN标签（IEEE 802.1Q）；在MAC层或PHY层捕获PTP报文的时间戳，确保高精度，支持基于PTP域号的报文过滤。

（5）支持1PPS同步输出，1PPS同步精度小于50ns；控制1PPS信号的抖动在纳秒级别，验收时通过秒脉冲信号计算板卡与已有系统间同步误差。

5.至少支持32bit和48bit的纳秒单位时间。

6. (略) 卡固件（FPGA逻辑）、Linux开发环境（内核、设备树、文件系统等）和设备驱动程序（ (略) 口、光口等设备驱动）在内的所有源码。其中，IEEE1588v2主体部分为自研源码，不采用官方IP， (略) （Xilinx、Intel等）移植。

块

2

合同签订后30交付验收，并免费安装及调试

江苏省

(略)

说明

1.报价人须对招标文件所列全部产品进行报价，数量不得减少，否则视为无效投标。

2.报价应包括货款、标准附件、备品备件、专用工具、包装、运输、安装、调试、培训、保修、售后等费用和税金。

3.注明产品规格型号、生产商、产地等信息。