基带芯片接口、锁相环和调试等IP采购意向公示意向公开第1包

内容
 
发送至邮箱

基带芯片接口、锁相环和调试等IP采购意向公示意向公开第1包

基带芯片接口、锁相环和调试等IP采购意向公示

为便于供应商及时了解采购信息，根据相关规定，现将基带芯片接口、锁相环和调试等IP采购意向公开如下：

一、采购需求

根据计划要求，拟采购用于基带芯片设计制造的高速接口、低速接口、锁相环和芯片调试管理等IP模块。IP列表如下表1。

采购内容包括待采购IP在后续流片过程中涉及到的所有授权。（暂定28nm工艺节点），预算金额为400万元，预计采购时间为2024年2月。

表1 所需IP列表

序号

IP名称

1

应用端高速接口模块IP（含控制器和PHY）

3

低抖动高精度锁相环IP

4

低电压差分接口IP

5

低速接口IP

6

调试及日志管理IP

7

直接存储器访问IP

二、技术指标要求

1.1.1 1.功能要求

  1. 应用端高速接口模块IP：该模块用于基带芯片和应用处理器的高速通信，包含控制器和高速Serdes两个部分。接口采用PCIe3.0实现，要求支持2 Lane，支持作为EP模式的主动数据传输，在基带芯片内部的接口为APB和AXI3.0，同时支持MSI中断，内置DMA。
  2. 低抖动高精度锁相环IP：该IP接收外部的输入时钟，产生内部各个功能模块的输出时钟。输入的时钟范围是10MHz-1200MHz，输出的时钟范围是9MHz-2500MHz。
  3. 低压差分接口IP：低电压差分信号是一种信号传输模式的电平标准，该IP通过驱动3.5mA的稳定电流源，以250mV（100Ω终端匹配）的差动信号来高速传输数据。
  4. 低速接口IP：用于芯片的调试，状态的输出，包含通用UART、通用SPI和GPIO。
  5. 调试及日志管理IP：用于芯片启动和调试，log管理等，包含Boot&Tools。
  6. 直接存储器访问IP：该IP用于基带芯片与应用处理器存储器之间的DMA传输。

1.1.2 2.详细技术指标

1.1.2.1 2.1 应用端高速接口模块IP

模块包含控制器和PHY 等IP

2.1.1 PCIe 控制器技术指标

  1. 符合PCI Express（PCI）3.0/2.0标准和PIPE规范
  2. 支持如下PCIE 2.0/3.0标准的可选特性:
    1. Completion Timeout Ranges
    2. L1 Substates (L1SS)
    3. PCI Express Active State Power Management (ASPM)
    4. PCI Express Advanced Error Reporting (AER)
  3. PIPE接口数据位宽为32比特，时钟频率Gen1 62.5MHz，GEN2 125MHz，Gen3 250MHz
  4. 单个Lane最大速率8Gbps
  5. 支持最大x2 Gen1，Gen2，Gen3 PCIE链路
  6. 支持最大512B Max payload size
  7. 支持dual mode(ep/rc)实现了Type 0/1配置空间
  8. 支持高级功耗及时钟管理
  9. 支持从PCI Express到AMBA AXI总线协议的完整协议映射
  10. 支持和AMBA AXI的互连
  11. 支持ECRC校验生成和检查
  12. 支持MSI中断
  13. 内置DMA engine
    1. 支持4个DMA通道，其中写通道2个，读通道2个。
    2. 支持DMA的链表传输功能。（Link List）
  14. 支持自动收发模式：基带数据准备好后，自动触发PCIe数据发送
  15. 支持自动中断模式：基带数据搬移完后自动通过MSI消息通知RC

2.1.2 PCIe PHY技术指标

  1. 支持-40℃~125℃结温
  2. 支持PCIe 3.0标准和PIPE规范
  3. 单Lane速率≥8Gbps
  4. 支持多个节点环回
  5. 支持PRBS测试
  6. 支持在线眼图测试
  7. 支持所有寄存器的转储测试
  8. 每个TX通道支持FFE
  9. 每个RX通道支持多抽头自适应可编程连续时间线性均衡器（CTLE）和判决反馈均衡器（DFE）
  10. 支持ATE测试
  11. 有过PCIe3.0接口硅验证经验，且有批量出货

2.2 低抖动高精度锁相环IP

  1. RMS jitter ＜ 1.0ps
  2. 小数模式的综合抖动（2MHz to 20MHz）小于0.86ps RMS

2.3 低电压差分接口IP

  1. 布局方向支持EW/NS两个方向
  2. 支持IEEE1596.3-1996标准
  3. 支持TIA/EIA-644-A，LVDS接口电路的电气标准
  4. 支持LVDS发射机模式和CMOS双向I/O模式
  5. 支持LVDS接收机模式和CMOS双向I/O模式
  6. CMOS双向I/O模式支持1.8V低压电平

2.4 低速接口IP

  1. 通用UART符合xx规范
  2. SPI接口符合摩托罗拉SPI标准，CRC16算法符合CCITT CRC16规范
  3. 支持SPI接口特性，支持软件选择Master/Slave模式；支持全双工/单接收/单发送; 支持CPHA/CPOL的任意四种组合；
  4. GPIO符合xxx规范，支持1.8v/3.3v电平标准

2.5 BOOTS/TOOL

  1. 支持通过SPI或UART进行固件下载和升级
  2. 支持芯片的不同启动方式（可以Flash启动、SPI启动、UART启动）
  3. Tool支持死机状态下的特殊寄存器锁存保护
  4. 支持memory dump功能，用于死机后保存现场，可以回传到本地电脑，用于分析死机时的关键数据
  5. Log输出支持UART或SPI接口输出

2.6 DMA

  1. DMA支持8个可配置DMA逻辑通道，DMA支持32个硬请求，32个硬请求可以软件配置到任一个逻辑通道。
  2. 支持Single和Burst传送申请信号，每一个连接在DMA控制器上的外设都可以发出Single或Burst 方式的DMA请求，Burst传送的长度可以配置。
  3. 支持软件发起memory到memory的数据传送；以及硬件发起fifo到memory以及memory到fifo的传送。
  4. 支持死锁时通道强制关闭。
  5. 支持通道仲裁可以配置为轮询的优先级方式或优先级仲裁方式，并且可以动态改变各个通道的优先级以及动态改变仲裁策略。
  6. 支持通过APB接口对DMA控制器的内部寄存器进行读写。
  7. 支持DMA控制器通过AXI Master接口来进行数据传送，通过读写并行完成高效的数据传输。
  8. 支持对读写命令字进行队列缓存，通过队列缓存对DMA进行传输配置的控制方式，以减少了读写命令的不必要等待时间。
  9. AXI Master为64位总线宽度，APB_Slave为32位总线宽度。
  10. 支持源地址和目标地址采用递增或保持不变（FIFO传输模式）的方式。
  11. 支持硬件实现AXI时钟和APB总线时钟的自动门控。（在APB总线不活动时，自动关断APB总线时钟，在模块空闲时，自动关断AXI工作时钟。）
  12. 支持标准的single和burst传输，支持outstanding传输，支持非对齐传输。
  13. 通道内部包含一个宽度为64，深度为16的FIFO。
  14. 支持8位、16位、32位、64位宽度的数据传送。
  15. 支持小端的数据传送。
  16. 支持两种中断方式，一种为DMA控制器传送结束中断，另一种为DMA错误中断。
  17. 支持链表传输功能

三、商务要求：

1）中标后，成交方须在60日内将IP核产品手册、源代码、版图文件、相应节点工艺库文件、全套测试集等技术文档全部交付*方（详见表2交付清单），20日内完成调试及使用培训。

2）自交付验收合格之日起，*方提供至少三年的技术咨询服务。

3）*方使用采购IP进行芯片设计实现时，*方须提供与采购IP相关的技术支持。

4）*方使用采购IP进行芯片流片时，*方应保证待采购IP涉及到的流片授权。

表2 交付清单

IP设计文件

待采购IP行为级仿真模型

.v文件

待采购IP网表文件

.v文件

待采购IP的物理占位模型

LEF文件

待采购IP时序模型

.db/.lib文件

待采购IP 版图GDS文件

.gds文件

待采购IP的参考时序约束

.sdc文件

PCIe PHY的 PCS IP源代码

.v文件

PCIe PHY 的 PCS参考时序约束

.sdc文件

说明和使用文档

待采购IP的数据手册

待采购IP的使用指南（含版图布局、封装基板设计、PCB设计指南）

待采购IP的测试验证报告

四、特定要求

1. *方具备使用PCIe3.0 IP进行完整芯片设计并流片成功的经验。

★2. 具备优于28nm先进工艺设计和量产经验。

五、公示时间

2024年1月3日至2024年1月18日。

六、意见反馈方式和有关说明

（一）供应商对公示内容存在合理化建议的，请在公示期采用电子邮件向我部提出，提出的意见建议应当详细具体、理由充分、实事求是，不得有意排斥其他潜在供应商。反馈材料应当写明供应商名称并加盖单位印章，必要时可提供有关证明材料。

（二）材料递交方式：网上递交。

主题：基带芯片接口、锁相环和调试等IP采购项目+公司名称。

内容：列明公司名称、授权代理人姓名、联系方式、意见建议。

附件：需采用A4纸幅面，将以下盖有单位公章的文件扫描后制成一个PDF格式文件，并发送至邮箱：*@*ina.com。

1.营业执照、法定代表人资格证明书及法定代表人授权书；

2.非外资企业或外资控股企业的书面声明；

3.需求修改建议表；

4.质疑函。

七、采购人联系方式

联系人：张老师 谢老师

联系电话：025-*，*，*

八、其他说明

（一）本次公开的采购意向是本单位采购工作的初步安排，具体采购项目情况以相关采购公告和采购文件为准。

（二）供应商提出的意见建议，将作为我部初步论证完善需求参数要求的必要参考，是否采纳均不影响供应商参与本项目后续采购活动，我部也不作书面回复。

,025-8

基带芯片接口、锁相环和调试等IP采购意向公示

为便于供应商及时了解采购信息，根据相关规定，现将基带芯片接口、锁相环和调试等IP采购意向公开如下：

一、采购需求

根据计划要求，拟采购用于基带芯片设计制造的高速接口、低速接口、锁相环和芯片调试管理等IP模块。IP列表如下表1。

采购内容包括待采购IP在后续流片过程中涉及到的所有授权。（暂定28nm工艺节点），预算金额为400万元，预计采购时间为2024年2月。

表1 所需IP列表

序号

IP名称

1

应用端高速接口模块IP（含控制器和PHY）

3

低抖动高精度锁相环IP

4

低电压差分接口IP

5

低速接口IP

6

调试及日志管理IP

7

直接存储器访问IP

二、技术指标要求

1.1.1 1.功能要求

  1. 应用端高速接口模块IP：该模块用于基带芯片和应用处理器的高速通信，包含控制器和高速Serdes两个部分。接口采用PCIe3.0实现，要求支持2 Lane，支持作为EP模式的主动数据传输，在基带芯片内部的接口为APB和AXI3.0，同时支持MSI中断，内置DMA。
  2. 低抖动高精度锁相环IP：该IP接收外部的输入时钟，产生内部各个功能模块的输出时钟。输入的时钟范围是10MHz-1200MHz，输出的时钟范围是9MHz-2500MHz。
  3. 低压差分接口IP：低电压差分信号是一种信号传输模式的电平标准，该IP通过驱动3.5mA的稳定电流源，以250mV（100Ω终端匹配）的差动信号来高速传输数据。
  4. 低速接口IP：用于芯片的调试，状态的输出，包含通用UART、通用SPI和GPIO。
  5. 调试及日志管理IP：用于芯片启动和调试，log管理等，包含Boot&Tools。
  6. 直接存储器访问IP：该IP用于基带芯片与应用处理器存储器之间的DMA传输。

1.1.2 2.详细技术指标

1.1.2.1 2.1 应用端高速接口模块IP

模块包含控制器和PHY 等IP

2.1.1 PCIe 控制器技术指标

  1. 符合PCI Express（PCI）3.0/2.0标准和PIPE规范
  2. 支持如下PCIE 2.0/3.0标准的可选特性:
    1. Completion Timeout Ranges
    2. L1 Substates (L1SS)
    3. PCI Express Active State Power Management (ASPM)
    4. PCI Express Advanced Error Reporting (AER)
  3. PIPE接口数据位宽为32比特，时钟频率Gen1 62.5MHz，GEN2 125MHz，Gen3 250MHz
  4. 单个Lane最大速率8Gbps
  5. 支持最大x2 Gen1，Gen2，Gen3 PCIE链路
  6. 支持最大512B Max payload size
  7. 支持dual mode(ep/rc)实现了Type 0/1配置空间
  8. 支持高级功耗及时钟管理
  9. 支持从PCI Express到AMBA AXI总线协议的完整协议映射
  10. 支持和AMBA AXI的互连
  11. 支持ECRC校验生成和检查
  12. 支持MSI中断
  13. 内置DMA engine
    1. 支持4个DMA通道，其中写通道2个，读通道2个。
    2. 支持DMA的链表传输功能。（Link List）
  14. 支持自动收发模式：基带数据准备好后，自动触发PCIe数据发送
  15. 支持自动中断模式：基带数据搬移完后自动通过MSI消息通知RC

2.1.2 PCIe PHY技术指标

  1. 支持-40℃~125℃结温
  2. 支持PCIe 3.0标准和PIPE规范
  3. 单Lane速率≥8Gbps
  4. 支持多个节点环回
  5. 支持PRBS测试
  6. 支持在线眼图测试
  7. 支持所有寄存器的转储测试
  8. 每个TX通道支持FFE
  9. 每个RX通道支持多抽头自适应可编程连续时间线性均衡器（CTLE）和判决反馈均衡器（DFE）
  10. 支持ATE测试
  11. 有过PCIe3.0接口硅验证经验，且有批量出货

2.2 低抖动高精度锁相环IP

  1. RMS jitter ＜ 1.0ps
  2. 小数模式的综合抖动（2MHz to 20MHz）小于0.86ps RMS

2.3 低电压差分接口IP

  1. 布局方向支持EW/NS两个方向
  2. 支持IEEE1596.3-1996标准
  3. 支持TIA/EIA-644-A，LVDS接口电路的电气标准
  4. 支持LVDS发射机模式和CMOS双向I/O模式
  5. 支持LVDS接收机模式和CMOS双向I/O模式
  6. CMOS双向I/O模式支持1.8V低压电平

2.4 低速接口IP

  1. 通用UART符合xx规范
  2. SPI接口符合摩托罗拉SPI标准，CRC16算法符合CCITT CRC16规范
  3. 支持SPI接口特性，支持软件选择Master/Slave模式；支持全双工/单接收/单发送; 支持CPHA/CPOL的任意四种组合；
  4. GPIO符合xxx规范，支持1.8v/3.3v电平标准

2.5 BOOTS/TOOL

  1. 支持通过SPI或UART进行固件下载和升级
  2. 支持芯片的不同启动方式（可以Flash启动、SPI启动、UART启动）
  3. Tool支持死机状态下的特殊寄存器锁存保护
  4. 支持memory dump功能，用于死机后保存现场，可以回传到本地电脑，用于分析死机时的关键数据
  5. Log输出支持UART或SPI接口输出

2.6 DMA

  1. DMA支持8个可配置DMA逻辑通道，DMA支持32个硬请求，32个硬请求可以软件配置到任一个逻辑通道。
  2. 支持Single和Burst传送申请信号，每一个连接在DMA控制器上的外设都可以发出Single或Burst 方式的DMA请求，Burst传送的长度可以配置。
  3. 支持软件发起memory到memory的数据传送；以及硬件发起fifo到memory以及memory到fifo的传送。
  4. 支持死锁时通道强制关闭。
  5. 支持通道仲裁可以配置为轮询的优先级方式或优先级仲裁方式，并且可以动态改变各个通道的优先级以及动态改变仲裁策略。
  6. 支持通过APB接口对DMA控制器的内部寄存器进行读写。
  7. 支持DMA控制器通过AXI Master接口来进行数据传送，通过读写并行完成高效的数据传输。
  8. 支持对读写命令字进行队列缓存，通过队列缓存对DMA进行传输配置的控制方式，以减少了读写命令的不必要等待时间。
  9. AXI Master为64位总线宽度，APB_Slave为32位总线宽度。
  10. 支持源地址和目标地址采用递增或保持不变（FIFO传输模式）的方式。
  11. 支持硬件实现AXI时钟和APB总线时钟的自动门控。（在APB总线不活动时，自动关断APB总线时钟，在模块空闲时，自动关断AXI工作时钟。）
  12. 支持标准的single和burst传输，支持outstanding传输，支持非对齐传输。
  13. 通道内部包含一个宽度为64，深度为16的FIFO。
  14. 支持8位、16位、32位、64位宽度的数据传送。
  15. 支持小端的数据传送。
  16. 支持两种中断方式，一种为DMA控制器传送结束中断，另一种为DMA错误中断。
  17. 支持链表传输功能

三、商务要求：

1）中标后，成交方须在60日内将IP核产品手册、源代码、版图文件、相应节点工艺库文件、全套测试集等技术文档全部交付*方（详见表2交付清单），20日内完成调试及使用培训。

2）自交付验收合格之日起，*方提供至少三年的技术咨询服务。

3）*方使用采购IP进行芯片设计实现时，*方须提供与采购IP相关的技术支持。

4）*方使用采购IP进行芯片流片时，*方应保证待采购IP涉及到的流片授权。

表2 交付清单

IP设计文件

待采购IP行为级仿真模型

.v文件

待采购IP网表文件

.v文件

待采购IP的物理占位模型

LEF文件

待采购IP时序模型

.db/.lib文件

待采购IP 版图GDS文件

.gds文件

待采购IP的参考时序约束

.sdc文件

PCIe PHY的 PCS IP源代码

.v文件

PCIe PHY 的 PCS参考时序约束

.sdc文件

说明和使用文档

待采购IP的数据手册

待采购IP的使用指南（含版图布局、封装基板设计、PCB设计指南）

待采购IP的测试验证报告

四、特定要求

1. *方具备使用PCIe3.0 IP进行完整芯片设计并流片成功的经验。

★2. 具备优于28nm先进工艺设计和量产经验。

五、公示时间

2024年1月3日至2024年1月18日。

六、意见反馈方式和有关说明

（一）供应商对公示内容存在合理化建议的，请在公示期采用电子邮件向我部提出，提出的意见建议应当详细具体、理由充分、实事求是，不得有意排斥其他潜在供应商。反馈材料应当写明供应商名称并加盖单位印章，必要时可提供有关证明材料。

（二）材料递交方式：网上递交。

主题：基带芯片接口、锁相环和调试等IP采购项目+公司名称。

内容：列明公司名称、授权代理人姓名、联系方式、意见建议。

附件：需采用A4纸幅面，将以下盖有单位公章的文件扫描后制成一个PDF格式文件，并发送至邮箱：*@*ina.com。

1.营业执照、法定代表人资格证明书及法定代表人授权书；

2.非外资企业或外资控股企业的书面声明；

3.需求修改建议表；

4.质疑函。

七、采购人联系方式

联系人：张老师 谢老师

联系电话：025-*，*，*

八、其他说明

（一）本次公开的采购意向是本单位采购工作的初步安排，具体采购项目情况以相关采购公告和采购文件为准。

（二）供应商提出的意见建议，将作为我部初步论证完善需求参数要求的必要参考，是否采纳均不影响供应商参与本项目后续采购活动，我部也不作书面回复。

,025-8
    
查看详情》
相关推荐
 

招投标大数据

查看详情

收藏

首页

搜索

最近搜索

无

热门搜索

无