C*硬件集成实施服务

（一） 后端设计1、芯片后端设计技术需求：*1.1 物理设计采用28nm工艺标准；单片芯片preshrink面积不大于8mm2；*1.2完成全芯片的数字模块物理布局和版图设计；*1.3物理设计需支持芯片运行不低于1GHz的主频范围，signoff温度范围为-40℃~125℃；*1.4 支持单个Die至少3个时钟域的物理设计；*1.5 支持单个Die数字电路部分至少3个电压域的物理设计；1.6 基于高速IO速率工作在3.2Gbps模式和4Gbps并可进行灵活配置的设计要求，后端在物理设计上实现其时序设计；1.7 支持不少于64条Lane，物理设计上满足相关时序需求；*1.8 交付完整的DRC、LVS、STA分析报告、GDSII文件和时序约束文件,其中可waive的信息需经过采购方同意方可放行。*1.9 提供完善的供电网络设计，使用多VT标准单元；1.10 与模拟前端协同设计，优化设计形状，提高面积利用率，降低绕线拥挤；2、后端设计团队要求：2.1 物理设计供应商在项目执行期间，可根据采购人项目的需求提供免费的关键节点到场支持，每次不超过半天的时间，投标时提供承诺书或书面声明。（二）流片采购3.2.1 采用MPW形式流片，工艺节点为28nm，单片芯片preshrink面积不大于8mm2；3.2.2 交付裸片数量不少于100颗；3.2.3 完成裸片Bumping；

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（一） 后端设计1、芯片后端设计技术需求：*1.1 物理设计采用28nm工艺标准；单片芯片preshrink面积不大于8mm2；*1.2完成全芯片的数字模块物理布局和版图设计；*1.3物理设计需支持芯片运行不低于1GHz的主频范围，signoff温度范围为-40℃~125℃；*1.4 支持单个Die至少3个时钟域的物理设计；*1.5 支持单个Die数字电路部分至少3个电压域的物理设计；1.6 基于高速IO速率工作在3.2Gbps模式和4Gbps并可进行灵活配置的设计要求，后端在物理设计上实现其时序设计；1.7 支持不少于64条Lane，物理设计上满足相关时序需求；*1.8 交付完整的DRC、LVS、STA分析报告、GDSII文件和时序约束文件,其中可waive的信息需经过采购方同意方可放行。*1.9 提供完善的供电网络设计，使用多VT标准单元；1.10 与模拟前端协同设计，优化设计形状，提高面积利用率，降低绕线拥挤；2、后端设计团队要求：2.1 物理设计供应商在项目执行期间，可根据采购人项目的需求提供免费的关键节点到场支持，每次不超过半天的时间，投标时提供承诺书或书面声明。（二）流片采购3.2.1 采用MPW形式流片，工艺节点为28nm，单片芯片preshrink面积不大于8mm2；3.2.2 交付裸片数量不少于100颗；3.2.3 完成裸片Bumping；