A*支撑软件

（1）DDR5控制器+PHY（SMIC 12nm） DDR内存控制器用于项目测试芯片（MPW和NTO流片）中高性能RISC-V处理器核的内存访问控制，是处理器芯片的必备IP之一。 DDR5控制器+PHY（SMIC 12nm）IP的技术指标如下： 支持SMIC 12nm工艺； 支持DDR5内存控制器； DDR5 PHY速率达到DDR5-6400； 支持72bit unbuffered DIMM； 支持双通道。 （2）PCIe5控制器+PHY（SMIC 12nm） PCIe控制器用于项目测试芯片（MPW和NTO流片）中高性能RISC-V处理器核的I/O访问控制，是处理器芯片的必备IP之一。 PCIe5控制器+PHY（SMIC 12nm）的技术指标如下： 支持SMIC 12nm工艺； 支持PCIe 5.0 Root Complex控制器； PCIe5 PHY速率达到32GT/s； 支持最大16个lane。 （3）D2D互联控制器+PHY（SMIC 12nm） Chiplet是面向数据中心服务器芯片的常用架构，Die to Die互联控制器是chiplet中多个芯片互联的高速通道，是面向数据中心服务器芯片的必备IP之一。 D2D互联控制器+PHY（SMIC 12nm）的技术指标如下： 支持SMIC 12nm工艺； 支持Die to Die互联； 支持并行或串行总线接口； PHY速率达到32GT/s； 兼容UCIe协议。

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（1）DDR5控制器+PHY（SMIC 12nm） DDR内存控制器用于项目测试芯片（MPW和NTO流片）中高性能RISC-V处理器核的内存访问控制，是处理器芯片的必备IP之一。 DDR5控制器+PHY（SMIC 12nm）IP的技术指标如下： 支持SMIC 12nm工艺； 支持DDR5内存控制器； DDR5 PHY速率达到DDR5-6400； 支持72bit unbuffered DIMM； 支持双通道。 （2）PCIe5控制器+PHY（SMIC 12nm） PCIe控制器用于项目测试芯片（MPW和NTO流片）中高性能RISC-V处理器核的I/O访问控制，是处理器芯片的必备IP之一。 PCIe5控制器+PHY（SMIC 12nm）的技术指标如下： 支持SMIC 12nm工艺； 支持PCIe 5.0 Root Complex控制器； PCIe5 PHY速率达到32GT/s； 支持最大16个lane。 （3）D2D互联控制器+PHY（SMIC 12nm） Chiplet是面向数据中心服务器芯片的常用架构，Die to Die互联控制器是chiplet中多个芯片互联的高速通道，是面向数据中心服务器芯片的必备IP之一。 D2D互联控制器+PHY（SMIC 12nm）的技术指标如下： 支持SMIC 12nm工艺； 支持Die to Die互联； 支持并行或串行总线接口； PHY速率达到32GT/s； 兼容UCIe协议。