序号 | 设备名称 | 技术参数或功能要求 |
1 | 电路设计软件 | 1.1原理图设计输入工具和后续的仿真验证、版图设计工具紧密地集组成 * 个完整的、无缝集成的模拟/混合信号设计系统。 |
1.2加速通用设计输入任务。 |
1.3可以支持多层次电路、多窗口形式、多标签形式,并且可以自定义用户界面为工程师的设计提供方便。 |
1.4支持多种格式的输入,包括图形化的电路构建,以及业界 (略) 表导入/导出。 |
1.5能够为原理图增加设计约束,维持 * 致性、关键设计意图的实现。 |
1.6简化多种测试条件的开发,确认设计与目标规格对比度性能。 |
1.7允许高级 (略) 命令,使用用户可编程的快捷键与目标感知的弹出菜单,显示相关的操作更加简单,直观。 |
2 | 模拟电路仿真验证环境软件 | 2.1电路仿真的图形化交互设计环境,可 (略) 表、控制仿真条件、运行仿真、管理仿真结果以及观测输出波形等。 |
2.2与原理图工具无缝链接,直接 (略) 仿真,并可把仿真结果直接反标回电路图。 |
2.3构建 * 个不受仿真器影响的统 * 设计环境,方便工程师使用,缩短学习时间。 |
2.4支持脚本驱动的模式,可以实现效率最大化。 |
2.5支持多种内置的模拟仿真分析工具,可以加快调试过程。 |
2.6支持多testbench,多参数扫描,多边界角及蒙特卡里分析. |
2.7通过预寄生参数设置和后寄生参数提取设计的简单对比,提高设计准确性。 |
2.8通过交叉探测,可以清楚看到的分析波形和原理图电路之间的对应关系,帮助迅速找到电路设计问题。 |
2.9支持Local(设计参数精调)和Global(设计参数粗调)两种模式的电路自动优化仿真。 |
2. * 支持用户在多corner的仿真中快速找到并建立最差corner,在此corner基础上调整电路,提高设计效率,满足各corner条件下设计规格要求。 |
2. * 支持图形化的快速建立批量的回归测试方案,既可 (略) ,也可以生成并使用新的 (略) 回归测试。 |
2. * 根据 (略) (略) 快速彩色编码反标,以帮助维护设计意图。 |
2. * 通过整合文档、规范、测量结果和波形,简化了设计评审流程。 |
2. * 支持嵌入Matlab接口用于 (略) 理,支持Matlab表达式的输入,支持调用Matlab表达式或Matlab脚本对 (略) 后处理。 |
2. * 支持RFIC,RF module和封装协同分析平台,消除手动数据转换错误导致的设计失败。 |
2. * 支持Expl (略) 有功能。 |
3 | 模拟版图编辑工具软件 | 3.1支持纯多边形、参数化单元、符号化版图等多种输入方法,快速的设计层次浏览以及多窗口环境, (略) 和绕线,版图优化,模块生成以及数模 (略) 布线。在设计的各个层次实现自动化,有效的提升版图设计效率。 |
3.2提供丰富多样的版图编辑功能,同时支持图形菜单和快捷键两种使用模式。 |
3.3提供基于SKILL参数化单元技术的模块生成技术,可以实现结构化的版图生成。 |
3.4支持设计规则驱动的版图编辑,可以实时检查版图设计规则错误。 |
3.5支持设计约束管理,用户可以对设计加上电学,布局摆放和绕线等设计约束,工具会在版图设计过程中,自动遵守用户指定的设计约束规则。 |
3.6在器件、单元与模块级加快定制数字、混合信号与模拟设 (略) 与布线。 |
3.7支持层次化版图设计, (略) 上下层次间的转移,以及嵌入式层次化实时编辑。 |
3.8支持连接关系驱动的版图生成方式。工具可以根据设计电路自动生成器件版图,能从电路中读取并理解电路设计原理图,并在版图设计过程中实时反馈电路原理图信息给设计师,辅助完成版图设计动作。 |
3.9支持 (略) 环境,结合符号显示, (略) 的放置,智能编辑功能和智能飞线,以可视化布线复杂性, (略) 时间。 |
3. * 先进布线编辑器,支持交互式和辅助线编辑 |
3. * 支 (略) /布线功能,节约版图的设计时间。 (略) 布线引擎,支持基于电路的连接关系,基于特殊的电路需求,电学效应, (略) (略) 布线,满足全方位的版图设计需求。 |
3. * 提供版 (略) 式平台,能方便地集成验证工具,抽取工具等版图设计相关工具。能和数字设计工具 (略) 高效率的数模混合物理实现。 |
3. * (略) 电阻电容抽取以及电效应分析的EAD,设计及验证,和数字电路工具交互的LEF/DEF创建 |
3. * 支持全球各大领先foundry各工艺节点的PDK,适用于从成熟的0. * um到先进的5 nm的任何地方的工艺节点 |
3. * 支持高级版图自动化 |
3. * 支持完整的自定义和混合信号平面规划工具 |
3. * 支持自动识别金属层次及连接关系,自动打孔,支持单孔或自动叠加多孔 |
3. * 支持LDE检查,支持各工艺节点包括 * / * nm 及以下工艺,支持通过PDK更改参数来获取LDE参数变化 |
3. * 提供多个高效的版图设计流程 |
4 | 模拟电路仿真工具软件 | 4.1最新的多模式电路仿真工具包,是覆盖模拟,射频,数模混合电路设计分析的仿真工具。多模式仿真是 * 种全面的设计与验证解决方案,在 * 个独有的共享授权包中集合了SPICE、射频、FastSPICE与混合信号仿真器等, (略) 有的仿真需要。 |
4.2所有的模拟仿真 (略) (略) 工艺 (略) 提供的硅精确器件模型,提高设计质量。 |
4.3兼容市面上常用的Spectre, (略) 表和Spectre, Spice器件模型,并提供CMI接口,支持输入客户自定义的模型。 |
4.4支持最全面的分析类型,从直流分析、交流分析、瞬态分析 (略) 需要的频域分析、噪声分析、包络分析等。 |
4.5所有仿真分析引擎支持各种 (略) (略) 为级描述语言,可在各个设计阶段方便切换,无需用户手工修改干预。 |
4.6与模拟设计环境界面紧密集成,拥有通用模型、交叉探测、反向标注等功能,方便用户使用。 |
4.7全矩阵求解技术利用先进的多CPU计算能力,可带来无以伦比的可扩展性和多线程功能,多核技术提高了仿真速度,允许更大规模电路的仿真,保证了高速可靠的仿真,不会对结果的精确性产生任何影响。 |
4.8对规模较大、包含有大量寄生参数的版图 (略) 表, (略) 高精度的仿真, (略) 认证的器件模型,以确保模拟设计的芯片精确度。 |
5 | 业级高级可靠性验证工具软件 | 5. (略) 有IEEE标准语言,各个抽象级别(从门级到系统建模)设计和验证, (略) 的验证计划和从计划到收敛流程的产品。支持验证环境和被测设计的高效接口,软硬件的协同验证,数字和模拟信号的混合仿真。支持形式断言验证和各种验证IP,硬件加速和在线仿真。 |
5. (略) 的验证计划。 |
5.3有约束的随机激励生成。 |
5.4可重用的验证IP及组件的快速搭建。 |
5.5数据和断言检查。 |
5. (略) 覆盖率的分析。 |
5.7仿真错误结果的分析。 |
5.8单 * 内 (略) 有设计和验证语言。 |
5.9支持PSL,OVA和OVL断言语言。 |
5. * 设计和验证程序的代码检查。 |
5. * 支持基于CPF,UPF的低功耗仿真。 |
5. * 支持混合信号仿真。 |
6 | 基于时钟树的电路自动布线系统软件 | 6.1协助用户高效准确的完成从综 (略) 布线的数字电路设计,满足数字与模拟电路数据交互的要求。 |
6.2可快速高效的完成从R (略) 表的综 (略) 表的优化。 |
6.3支持DFT的插入以及检验。 |
6.4支 (略) ,线的编辑,时钟树综合,绕线,时序的优化以及收敛。其中强大的GigaPlace以及GigaOpt引擎为客户带来快速时序收敛同时兼顾功耗面积以及绕线的体验。CCopt 引擎则可实现高效的时钟树综合。 |
6.5支持Slack 驱动的运算算法,使得工具更快的平衡时序与面积拥塞等因素,快速实现设计的收敛。 |
6.6强大功耗优化引擎,从时钟树,标 (略) 等因素考虑,达到在满足时序等约束下,节省功耗。 |
6.7支持层次化模型的创建。 |
6.8支持 (略) 的综合,以及macro的自动摆放,自定义线的创建。 |
6.9智能的绕线工具,兼顾信号完整性,DFM,DRC,拥塞, (略) 优化设计。 |
6. * 支持基于多阈值电压的优化,以及基于动态静态功耗的优化,并能同时兼顾时序面积等设计约束要求。 |
6. * 支持OpenAccess,GDSII,Oasis等数据格式,可完成与模拟工具的数据交互。 |
6. * 支持信号完整性的分析以及修复。 |
6. * 支持低功耗以及多电压域的设计。 |
6. * 支持多模式多corner的时序分析优化。 |
6. * 支 (略) 。 |
7 | 时序签核解决方案 | 7.1满足最先进的时序要求,包括全信号完整性(SI)分析,片上统计偏差(SOCV),多模式和多角落(MMMC)分析,静态和动态功耗降低和分层时序模型。。 |
7.2时序收敛速度提高2倍。 |
7.3支持交付 * 致的STA和SI视图, (略) 和布线、验证签收、并实现更快速的时序收敛。 |
7.4支持内置关键路径的SPICE模拟,用于调试延迟/SI * 致性问题。并提供SPICE的2%以内的精确延迟计算。 |
7.5支持通过ECSM支持高级节点设计。 |
7.6支持并发多模式/多角度分析,支持利用 (略) 处理加快吞吐率。 |
7.7支持精确且高级的分析算法讲无效SI故障降低 * 倍。 |
7.8在领先 (略) 处已完全通过3nm认证。 |
8 | 版图验证工具 | 8.1设计签收,IC设计的可靠性以及良率分析, (略) ESD检查。 |
8.2支持工艺规则检查(DRC),高速高效的层次化验证流程。 |
8.3支持工艺规则检查(DRC),原理图与版图匹配性检查(LVS),高速高效的层次化验证流程。 |
8.4智能高效的错误调试管理器,方便用户快速定位DRC/LVS/ERC等错误信息。 |
8.5提供LVS短路辅助调试器,可用于快速定位版图中不同连线的短路位置。 |
8.6提供可编程电效应的验证功能 Programmable Electrical Rules Checker (PERC),分析电路的电学连接特征,检验电路中的电效应问题。可实现对电路和版图ESD保护检查的自动化,高效高准确率的检查可以大大减少由此引发的多次流片儿导致的损失。 |
8.7提供ESD分析功能, (略) 电路的ESD检查。 |
8.8实现在设计初期便考虑LD (略) 仿真分析,大大缩短设计反复优化的过程。 |
8. (略) 多次成功流片的验证。 |
8. * 减少从设计到验证的时间。 |
8. * 既可以用于早期的设计规则检查,也可以用于流片前的设计规则检查。 |
9 | 功耗优化和签收工具软件 | 9.1结合等效性检查与功能检查,使用形式技术为低功耗设计优化实现全芯片验证。 |
9.2支持CPF/UPF业界通用功耗文件,全面支持IEEE低功耗规范。 |
9.3支持层次化设计中模块模型。 |
9.4支持多电源多电压域设计。 |
9.5支持业界最新的多比特寄存器技术。 |
9.6支持RTL (略) 表 * 致性低功耗检查。 |
9. (略) 表之间 * 致性低功耗检查。 |
9.8支持低功耗库单元完备性以及正确性检查。 |
9.9支持DVFS设计低功耗检查。 |
9. * 能通过完全由GUI驱动的流程、交互式Tcl命令界面。 |
* | 大学计划 | IC设计全定制模拟射频电路设计软件包,支持 * 人同时使用。 |
* | 培训计划 | 工具使用,技术研讨 |
* | 工具软件性能 | 支持LINUX操作系统,必须达到的最高设计能力为 * nm的最小线宽。 |