(略) - 竞价公告 (CB 点击查看>> )
发布时间： 点击查看>> * : * : * 截止时间： 点击查看>> * : * : *
基本信息：

申购单号：
CB 点击查看>>
申购主题：
集成电路设计实训平台
采购单位：
(略)
报价要求：
国产含税
发票类型：
增值税专用发票
币种：
人民币
预算：
* , * . *

签约时间：
发布竞价结果后7天内签约合同
送货时间：
合同签订后 * 天内送达
安装要求：
免费上门安装（含材料费）
收货地址：
(略) 省/ (略) 市/ (略) 区/
我要报价

付款方式：
货到验收合格后付款
备注说明：

申购明细：
序号
1
采购内容
集成电路设计实训平台
数量
1套
预算单价
点击查看>>
品牌
慧科
型号
V1.0
规格参数
1、实验平台 1.1实验课详情页支持学生快捷查看课程数据概览，主要包括实验人次、实验总时长统计、总实验个数等，若当前课程已加入学习，还会展示已完成的进度、已完成的实验个数、已完成的实验报告等数据统计。 1.2学生可在线提交实验报告，实验报告支持富文本。 1.3学生在结束实验时可选择是否保存当前实验环境。 2、训练营平台 2.1训练营详情页支持学生快捷查看营数据概览，主要包括加入学习人数、任务个数、营时长天数等统计。 2.2学生在观看视频时，可在线发起提问，可在线记笔记，可设置笔记是否公开，可按最热最新查看。 3、模拟/数模混合全流程设计EDA软件 3.1实验系统支持多 (略) 表的导入导出，包括CDL，EDIF，SPICE，HSPICE，SPECTRE，PSP (略) 表，支持iPDK，实时DRC编辑等功能提供方便的Guardring、Metal Slot添加等功能 3.2 具有高效、完整的设计flow，通过断点续仿，中途改变参数等方案解决power IC；仿真建立时间长的问题；SDL加速版图设计实现；完备TCL脚本系统，支持用户开发定制化功能。 3.3 支持ePDK和iPDK 、支持TCL实现功能扩展。 3.4 具有原理图编辑器，满足Symbol快捷生成和编辑、Parasitic RC Symbol自动生成、强大 (略) 追踪功能、实时电路规则检查、高效的层次化Find & Replace功能 3.5 具有混合信号设计仿真环境，能够集成仿真工具和波形查看工具、原理图编辑器与iWave波形查看工具的交互、电压、电流和各种电路Operating Point信息的返标、支持Config View以实现后仿真环境配置。 3.6具有原理图驱动版图， (略) 层 (略) 分或 * 次性自动生成、 Schematic、Layout、DeviceTree之间的实时Cross-probe、器件版图和节点连线违反电路图连接规则时给出实时高亮提示；可根据原理图的变化快速修正版图，提高设计迭代效率；对需要严格匹配的敏感版图提供高效的 Device Matching；可对非SDL流程创 (略) SDL关系重建。 3.7 (略) SPICE 电路仿真，具有百万器件规模的仿真容量； (略) 仿真技术，能够保持较好的线性加速比，支持Save/Recover断点续仿功能；具有加密工具，保护知识产权；可能够方便集成到主流IC设计平台和主流IC分析优化工具。 3.8 支持业界主流的晶体管模型和建模语言，包含BSIM3, BSIM4, BSIMSOI, BSIMCMG, PSP, MOSVAR,MOS1, MOS3, TFT, HiSim_HV, MOS2，BJT, JFET, DIODE ，S-element/Nport，Verilog-A, Verilog等。 3.9 具有设计规则检查，能够完成距离，图形关系，密度，天线等传统DRC规则检查；也可应用于dummy fill，logic operati (略) 理； (略) 理图形，边及角度等类型数据的高精度检查； (略) 交互式 (略) 部检查，提高验证效率；具有返标间距检查结果的最小间距功能；具有DRC结果排序，过滤，自动生成Report功能。提供功能截图 3. * 能够版图与原理图比对检查，能够实现 (略) 表高效提取；在层次化LVS模式中支持Auto或自定义的HCELL；可提供特殊路径检查、短路/开路路径分析ERC应用；具有灵活的器件提取语言，精 (略) 需的多种参 数，可适用于高压，CIS，3D IC的器件提取；针对IP，可提供IP BOX功能，仅检查IP与上层电路正确性；可比较原理图直观显示比对差异。提供功能截图 4、集成电路设计全流程实验资源包 EDA设计全流程，包括模拟 (略) 有环节，包括电路图原理设计、原理图仿真、波形分析调试、多工艺角分析和蒙特卡洛分析、Schematic Driven Layout、版图设计、DRC/LVS物理验证、寄生参数提取、后仿真以及数模混合设计和仿真，系统化、立体化地培养受训者的模拟IC设计能力。 5、 * 并发
质保及售后服务
按行业标准提供服务

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集成电路设计实训平台
采购单位：
(略)
报价要求：
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币种：
人民币
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签约时间：
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(略) 省/ (略) 市/ (略) 区/
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V1.0
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1、实验平台 1.1实验课详情页支持学生快捷查看课程数据概览，主要包括实验人次、实验总时长统计、总实验个数等，若当前课程已加入学习，还会展示已完成的进度、已完成的实验个数、已完成的实验报告等数据统计。 1.2学生可在线提交实验报告，实验报告支持富文本。 1.3学生在结束实验时可选择是否保存当前实验环境。 2、训练营平台 2.1训练营详情页支持学生快捷查看营数据概览，主要包括加入学习人数、任务个数、营时长天数等统计。 2.2学生在观看视频时，可在线发起提问，可在线记笔记，可设置笔记是否公开，可按最热最新查看。 3、模拟/数模混合全流程设计EDA软件 3.1实验系统支持多 (略) 表的导入导出，包括CDL，EDIF，SPICE，HSPICE，SPECTRE，PSP (略) 表，支持iPDK，实时DRC编辑等功能提供方便的Guardring、Metal Slot添加等功能 3.2 具有高效、完整的设计flow，通过断点续仿，中途改变参数等方案解决power IC；仿真建立时间长的问题；SDL加速版图设计实现；完备TCL脚本系统，支持用户开发定制化功能。 3.3 支持ePDK和iPDK 、支持TCL实现功能扩展。 3.4 具有原理图编辑器，满足Symbol快捷生成和编辑、Parasitic RC Symbol自动生成、强大 (略) 追踪功能、实时电路规则检查、高效的层次化Find & Replace功能 3.5 具有混合信号设计仿真环境，能够集成仿真工具和波形查看工具、原理图编辑器与iWave波形查看工具的交互、电压、电流和各种电路Operating Point信息的返标、支持Config View以实现后仿真环境配置。 3.6具有原理图驱动版图， (略) 层 (略) 分或 * 次性自动生成、 Schematic、Layout、DeviceTree之间的实时Cross-probe、器件版图和节点连线违反电路图连接规则时给出实时高亮提示；可根据原理图的变化快速修正版图，提高设计迭代效率；对需要严格匹配的敏感版图提供高效的 Device Matching；可对非SDL流程创 (略) SDL关系重建。 3.7 (略) SPICE 电路仿真，具有百万器件规模的仿真容量； (略) 仿真技术，能够保持较好的线性加速比，支持Save/Recover断点续仿功能；具有加密工具，保护知识产权；可能够方便集成到主流IC设计平台和主流IC分析优化工具。 3.8 支持业界主流的晶体管模型和建模语言，包含BSIM3, BSIM4, BSIMSOI, BSIMCMG, PSP, MOSVAR,MOS1, MOS3, TFT, HiSim_HV, MOS2，BJT, JFET, DIODE ，S-element/Nport，Verilog-A, Verilog等。 3.9 具有设计规则检查，能够完成距离，图形关系，密度，天线等传统DRC规则检查；也可应用于dummy fill，logic operati (略) 理； (略) 理图形，边及角度等类型数据的高精度检查； (略) 交互式 (略) 部检查，提高验证效率；具有返标间距检查结果的最小间距功能；具有DRC结果排序，过滤，自动生成Report功能。提供功能截图 3. * 能够版图与原理图比对检查，能够实现 (略) 表高效提取；在层次化LVS模式中支持Auto或自定义的HCELL；可提供特殊路径检查、短路/开路路径分析ERC应用；具有灵活的器件提取语言，精 (略) 需的多种参 数，可适用于高压，CIS，3D IC的器件提取；针对IP，可提供IP BOX功能，仅检查IP与上层电路正确性；可比较原理图直观显示比对差异。提供功能截图 4、集成电路设计全流程实验资源包 EDA设计全流程，包括模拟 (略) 有环节，包括电路图原理设计、原理图仿真、波形分析调试、多工艺角分析和蒙特卡洛分析、Schematic Driven Layout、版图设计、DRC/LVS物理验证、寄生参数提取、后仿真以及数模混合设计和仿真，系统化、立体化地培养受训者的模拟IC设计能力。 5、 * 并发
质保及售后服务
按行业标准提供服务