信号处理模块采购

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信号处理模块采购


信号处理模块（XF-WSBX-2300413）采购公告
发布时间：2023-10-08 09:55:31阅读量：12 次

项目名称信号处理模块项目编号XF-WSBX-*
公告开始日期2023-10-08 09:55:31公告截止日期2023-10-15 11:00:00
采购单位浙江大学付款方式货到付款，*方在到货验收后15日内向*方一次性支付本项目的总额
联系人中标后在我参与的项目中查看联系电话中标后在我参与的项目中查看
签约时间要求成交后3个工作日内到货时间要求成交后15个工作日内
预算总价￥ *.00
发票要求增值税普通发票
收货地址 (略) 西湖区浙大路38号浙江大学玉泉校区教11-201
供应商资质要求

符合《政府采购法》第二十二条规定的供应商基本条件

高新技术企业 (必选) ; 总装备部承制单位资格证书 (必选) ; 企业质量管理体系认证证书 (必选)




采购清单1
采购商品采购数量计量单位所属分类
信号处理模块4套敏感元件、磁性材料、电感元件测量 仪

预算单价￥ *.00
技术参数及配置要求1.用途、功能
1.1.用途
信号处理模块是通信系统端机的数据处理中心，实现中频信号的接收、译码及发送信号的编码、调制发射功能；具备时序控制以及多终端之间的时间同步功能；并完成通信终端天线波束控制、功率控制等工作状态控制。
1.2.功能
信号处理组合主要功能为：
a）产品加电后程序自检、接收控制信息，实现地址码、扩频码及跳频图案的装订；
b）具备8个接收通道和8个发射通道；
c）发射通道实现对网络管理和业务数据的组帧、编码、调试和发射，8个发射通道相互独立；
d）接收通道实现对接收信号的同步、解调、译码、解帧，根据组网逻辑向应用层传输数据信息，8个接收通道相互独立；
e）实现调制解调、信道编译码、时间同步等物理层功能，以及接入、组网管理、测距和定时同步等功能；
f）具备发射通道、接收通道的一致性校准功能；
g）输出接收功率指示信息，供上位机软件进行链路余量计算；
h）控制射频收发组合中的频综，实现对信号的跳频和解跳控制；
i）控制射频收发组合中的通道工作模式；
j）控制射频收发组合中的通道衰减；
k）通过接口实现与天线模块连接，实现天线波束控制及天线状态信息读取；
l）可通过串口对PS端程序状态进行询问和读取；
m）可通过网口对PS端进行数据输入输出；
n）可通过485接口实现程序升级；
o）多块FPGA之间时钟同源，且具备信息交互能力。
1.3.组成
信号处理器硬件主要由电路板、射频集成收发芯片、FPGA 芯片（XCVU9P+ ZYNQ XC7Z045）及外围电路等组成。软件主要由物理层算法和协议栈组成。
1.4.数量
四套。
2.技术要求
2.1.技术指标要求
2.1.1.终端指标要求
a）中频输入接口：
1）接口数量：低频段3个，高频段5个（1和路+4子阵）；
2）中频频率：低频段2500MHz、高频段3670MHz；
3）中频输入功率：
？低频段接收：-60dBm~-10dBm（全温状态下不大于0dbm）；
？高频段和路接收：-60dBm~-10dBm（全温状态下不大于0dbm）；
？高频段子阵接收：-70dBm~-20dBm；
b）中频输出接口：
1）接口数量：低频段3个，高频段5个（1和路+4子阵）；
2）中频频率：低频段2500MHz、高频段3670MHz；
3）中频输出功率：-5dBm（正常通信）、-28dBm（测试时）；
c）时钟输入接口：
1）频率：40MHz；
2）功率：7dBm~10dBm；
3）频率稳定度：≤±2ppm；
4）频率准确度：≤±2ppm；
5）相位噪声：≤-130dBc/*@*kHz、≤-150dBc/*@*0kHz；
d）跳频控制需求
1）支持同时独立控制4路高频段子阵通道射频的跳频源；
2）跳频速率：可支持2000 hop/s、5000 hop/s、10000hop/s三种跳速；
3）支持子网间跳频正交（暂定）；
4）相邻跳频频点间隔：≥40MHz；
e）天线控制要求
需要单独的FLASH存储波控校正数据（FLASH大小512Mb）
f）供电输入：
1）输入电压：+6V±0.3V；
2）工作电流：≤16A；
2.2.接口要求
a）高频段的中频输入接口：编号XR1、XR2、XR3、XR4、XR5，5个SSMP（射频组合→信号处理）；
b）高频段的中频输出接口：编号XT1、XT2、XT3、XT4、XT5，5个SSMP（信号处理→射频组合）；
c）低频段的中频输入接口：编号XR6、XR7、XR8，3个SSMP（信号处理→射频组合）；
d）低频段的中频输出接口：编号XT6、XT7、XT8，3个SSMP（射频组合→信号处理）；
e）晶振输入接口：编号XCLK，1个SSMP（射频组合→信号处理）；
f）供电接口：编号为X23，J30J-25TJP4（二次电源→信号处理）；
g）射频组合高频段控制接口：编号为X21，J63A-2F2-069-451-TH（信号处理→射频组合）；
h）射频组合低频段控制接口：编号为X22，J63A-2F2-069-451-TH（信号处理→射频组合）；
i）天线1高频段控制接口：编号XK21，J63A-2F2-037-451-TH（信号处理→天线）；
j）天线2高频段控制接口：编号XK22，J63A-2F2-037-451-TH（信号处理→天线）；
k）天线3高频段控制接口：编号XK23，J63A-2F2-037-451-TH（信号处理→天线）；
l）天线1/2/3低频段控制接口：编号XX21，J63A-2F2-051-451-TH（信号处理→天线）；
m）XCVU9P调试接口：编号X25，J63A-2F2-009-451-TH；
n）ZYNQ XC7Z045调试接口：编号X26，J63A-2F2-009-451-TH；
o）RS-485通讯接口：编号为X24，J63A-2F2-015-451-TH；
p）网络调试接口：编号为X27，HJ30J-12TJP4。
2.2.1.中频接口
共17个，连接射频和信号处理模块，用于传输中频信号和本振信号，接口形式均为SSMP，射频和信号处理的对应编号如下：
表1 中频接口节点定义
序号 射频组合 信处组合节点 连接关系 备注
1 SCLK XCLK 射频组合→信处组合 时钟信号
2 ST1 XR1 射频组合→信处组合 高频段-子阵1接收
3 SR1 XT1 信处组合→射频组合 高频段-子阵1发射
4 ST2 XR2 射频组合→信处组合 高频段-子阵2接收
5 SR2 XT2 信处组合→射频组合 高频段-子阵2发射
6 ST3 XR3 射频组合→信处组合 高频段-子阵3接收
7 SR3 XT3 信处组合→射频组合 高频段-子阵3发射
8 ST4 XR4 射频组合→信处组合 高频段-子阵4接收
9 SR4 XT4 信处组合→射频组合 高频段-子阵4发射
10 ST5 XR5 射频组合→信处组合 高频段-和路接收
11 SR5 XT5 信处组合→射频组合 高频段-和路发射
12 ST6 XR6 射频组合→信处组合 低频段-1接收
13 SR6 XT6 信处组合→射频组合 低频段-1发射
14 ST7 XR7 射频组合→信处组合 低频段-2接收
15 SR7 XT7 信处组合→射频组合 低频段-2发射
16 ST8 XR8 射频组合→信处组合 低频段-3接收
17 SR8 XT8 信处组合→射频组合 低频段-3发射
2.2.2.控制接口
2.2.2.1.高频段射频控制接口
表2 高频段射频控制接口X21
序号 节点号 节点定义 信号形式 信号来源 信号去向
1. 1-10 高频段通道选择（详见表3） 5V/0V 信号处理 射频收发
2. 11 地
3. 12-13 高频段和路接收衰减控制（详见表4） 5V/0V 信号处理 射频收发
4. 14 地
5. 15-24 高频段天线选择（详见表5） 5V/0V 信号处理 射频收发
6. 25、26 地
7. 27-66 高频段频率源控制（详见表6） 5V/0V 信号处理 射频收发
8. 67 高频段频率源选择（详见表7） 5V/0V 信号处理 射频收发
9. 68-69 地 地 信号处理 射频收发
表3 收发控制逻辑
节点编号 接收 发射 收发均关断 错误指令
B阵面1路子阵 1. 1 0 0 1
2. 0 1 0 1
B阵面2路子阵 3. 1 0 0 1
4. 0 1 0 1
B阵面3路子阵 5. 1 0 0 1
6. 0 1 0 1
B阵面4路子阵 7. 1 0 0 1
8. 0 1 0 1
B阵面和路 9. 1 0 0 1
10. 0 1 0 1
表4 衰减控制逻辑
节点编号 0dB 10dB 20dB 30dB
高频段通道（和路）接收衰减控制 12. 0 1 0 1
13. 0 0 1 1
表5天线选择逻辑
节点编号 天线阵面1 天线阵面2 天线阵面3
B阵面1路子阵 15. 0 1 0
16. 0 0 1
B阵面2路子阵 17. 0 1 0
18. 0 0 1
B阵面3路子阵 19. 0 1 0
20. 0 0 1
B阵面4路子阵 21. 0 1 0
22. 0 0 1
B阵面和路 23. 0 1 0
24. 0 0 1
表6 频率源控制逻辑
节点号 节点定义 信号形式
高频段频率源1 27. 时钟SCK1 3.3V/0V
28. 数据SDI1 3.3V/0V
29. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
30. PLL2锁定指示 3.3V/0高电平锁定
31. Ctrl1（频率源输出控制） 5V/0V
32. Ctrl2（频率源输出控制） 5V/0V
33. Ctrl-锁相源加电使能 5V/0V高电平有效
34. 地
高频段频率源2 35. 时钟SCK1 3.3V/0V
36. 数据SDI1 3.3V/0V
37. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
38. PLL2锁定指示 3.3V/0高电平锁定
39. Ctrl1（频率源输出控制） 5V/0V
40. Ctrl2（频率源输出控制） 5V/0V
41. Ctrl-锁相源加电使能 5V/0V高电平有效
42. 地
高频段频率源3 43. 时钟SCK1 3.3V/0V
44. 数据SDI1 3.3V/0V
45. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
46. PLL2锁定指示 3.3V/0高电平锁定
47. Ctrl1（频率源输出控制） 5V/0V
48. Ctrl2（频率源输出控制） 5V/0V
49. Ctrl-锁相源加电使能 5V/0V高电平有效
50. 地
高频段频率源4 51. 时钟SCK1 3.3V/0V
52. 数据SDI1 3.3V/0V
53. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
54. PLL2锁定指示 3.3V/0高电平锁定
55. Ctrl1（频率源输出控制） 5V/0V
56. Ctrl2（频率源输出控制） 5V/0V
57. Ctrl-锁相源加电使能 5V/0V高电平有效
58. 地
高频段频率源5 59. 时钟SCK1 3.3V/0V
60. 数据SDI1 3.3V/0V
61. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
62. PLL2锁定指示 3.3V/0高电平锁定
63. Ctrl1（频率源输出控制） 5V/0V
64. Ctrl2（频率源输出控制） 5V/0V
65. Ctrl-锁相源加电使能 5V/0V高电平有效
66. 地
表7 频率源选择
节点编号 4路子阵采用整阵频率源 4路子阵频率源独立
67. 1 0
2.2.2.2.低频段射频控制接口
表8 低频段射频控制接口X22
序号 节点号 节点定义 信号形式 信号来源 信号去向
1. 1-6 低频段通道选择（详见表9） 5V/0V 信号处理 射频收发
2. 7 地
3. 8-9 低频段发射衰减控制（详见表10） 5V/0V 信号处理 射频收发
4. 10 地
5. 11-37 低频段频率源控制（详见表11） 5V/0V 信号处理 射频收发
表9 收发控制逻辑
节点编号 接收 发射 收发均关断 错误指令
低频段阵面-1 1. 1 0 0 1
2. 0 1 0 1
低频段阵面-2 3. 1 0 0 1
4. 0 1 0 1
低频段阵面-3 5. 1 0 0 1
6. 0 1 0 1
表10 衰减控制逻辑
节点编号 0dB 10dB 20dB 30dB
低频段通道接收衰减控制 8. 0 1 0 1
9. 0 0 1 1
表11 频率源控制逻辑
节点号 节点定义 信号形式
低频段频率源1 11. 时钟SCK1 3.3V/0V
12. 数据SDI1 3.3V/0V
13. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
14. 锁相源数据使能NSS2 3.3V/0V，上电初始化为高电平
15. PLL2锁定指示 3.3V/0高电平锁定
16. Ctrl1（频率源输出控制） 5V/0V
17. Ctrl2（频率源输出控制） 5V/0V
18. Ctrl-锁相源加电使能 5V/0V高电平有效
19. 地
低频段频率源2 20. 时钟SCK1 3.3V/0V
21. 数据SDI1 3.3V/0V
22. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
23. 锁相源数据使能NSS2 3.3V/0V，上电初始化为高电平
24. PLL2锁定指示 3.3V/0高电平锁定
25. Ctrl1（频率源输出控制） 5V/0V
26. Ctrl2（频率源输出控制） 5V/0V
27. Ctrl-锁相源加电使能 5V/0V高电平有效
28. 地
低频段频率源3 29. 时钟SCK1 3.3V/0V
30. 数据SDI1 3.3V/0V
31. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
32. 锁相源数据使能NSS2 3.3V/0V，上电初始化为高电平
33. PLL2锁定指示 3.3V/0高电平锁定
34. Ctrl1（频率源输出控制） 5V/0V
35. Ctrl2（频率源输出控制） 5V/0V
36. Ctrl-锁相源加电使能 5V/0V高电平有效
37. 地
2.2.2.3.高频段天线控制接口
3个天线的高频段阵元控制对应信处组合的XK21/ XK22/ XK23三个接口。
表 12 高频段天线控制接口XK21/ XK22/ XK23（J63A-2F2-037-451-TH）
节点号 定义 节点号 定义
1 DATA1 20 GND
2 DEN1 21 CLK3
3 DATA2 22 GND
4 DEN2 23 CLK4
5 DATA3 24 GND
6 DEN3 25 CLK5
7 DATA4 26 GND
8 DEN4 27 CLK6
9 DATA5 28 GND
10 DEN5 29 CLK7
11 DATA6 30 GND
12 DEN6 31 CLK8
13 DATA7 32 EN1
14 DEN7 33 TEN1
15 DATA8 34 TIN1
16 DEN8 35 LE1
17 CLK1 36 TR1
18 GND 37 DOUT1
19 CLK2
2.2.2.4.低频段天线控制接口
3个天线的低频段阵元控制对应信处组合XX21一个接口。
表 13 低频段天线控制接口XX21（J63A-2F2-051-451-TH）
节点号 定义 节点号 定义
1 Hd 27 T
2 R 28 TR
3 DGND 29 CLK
4 DATA 30 LE
5 EN1 31 EN2
6 EN3 32 EN4
7 CS1 33 CS2
8 DGND 34 备用
9 备用 35 备用
10 Hd 36 T
11 R 37 TR
12 DGND 38 CLK
13 DATA 39 LE
14 EN1 40 EN2
15 EN3 41 EN4
16 CS1 42 CS2
17 DGND 43 备用
18 备用 44 备用
19 Hd 45 T
20 R 46 TR
21 DGND 47 CLK
22 DATA 48 LE
23 EN1 49 EN2
24 EN3 50 EN4
25 CS1 51 CS2
26 DGND
2.2.3.供电接口
表14供电接口X23（J30J-25TJP4）
节点号 节点定义 备注
1-11 +6V供电
14-24 +6V地
12、13、25 备用
2.2.4.通讯接口
通讯接口包括两个FPGA的JTAG调试接口X25/ X26、485通讯接口X24、以及千兆网接口X27。
2.2.4.1.FPGA调试接口
表 15 FPGA调试接口X25（J63A-2F2-009-451-TH）
节点号 节点定义 备注
1 3.3V JTAG
2 GND
3 TMS
4 TCK
5 TDI
6 TDO
7 RS232_TX 调试串口
8 RS232_RX
9 备用
表 16 FPGA调试接口X26（J63A-2F2-009-451-TH）
节点号 节点定义 备注
1 3.3V JTAG
2 GND
3 TMS
4 TCK
5 TDI
6 TDO
7 RS232_TX 调试串口
8 RS232_RX
9 备用
2.2.4.2.485接口
导航控制装置采用的是总线分布式处理方案，导航控制装置作为主站，通过 RS-485 实时高速串行总线调度和管理其它从站设备，相关技术要求如下：
a) 总线工作方式为串行同步半双工方式；
b) 总线控制器满足 SDLC 规程要求；
c) 总线控制器电气传输标准为 RS-485；
d) 总线的传输速率为 4Mbps；
e) 总线电缆由两对屏蔽双绞线组成，其中一对双绞线用于信息传输,另一对双绞线用于同步时钟信号传输；
f) 总线上由发送端输出同步时钟信号；
h) 数据通讯时，规定同步时钟上升沿接收数据，下降沿发送数据；
i) 总线空闲状态为三态，各个通道不工作时应处于空闲状态；
j) 同步标志为“7E”，帧头和帧尾标志字节均为 4 个；
k) CRC 校验采用 16 位循环冗余校验码 CCITT-CRC；
l) 空闲位为“1”，空闲位放置在开始发送之前，处于接收状态的设备收到空闲位后，开始查询帧头；
m) 无论主站还是从站，发送数据结束后把数据线和时钟线均拉到三态状态，然后切换到接收模式，避免向总线发送多余的同步或空闲标志信号；
n) 设备设计时需要保证：在设备没有加电但其总线收发器供电的状态时，保证总线通道处于不工作状态（即需保证总线状态唯一且不能向总线发送数据）；
o) 总线收发器和隔离光耦的供电电源由D上导航控制装置统一提供，电压为5V，每个设备消耗电流不大于 200mA。总线收发器与总线通信控制器之间的所有互连信号包括地要求采用光耦隔离，光耦选取时需要考虑光耦的传输速度为 10Mbps；
p) 总线传输距离不小于 10m。
q) RS-485 总线接口电路暂定匹配电阻阻值为 120Ω，上下拉电阻预留。
数据链终端信处组合485接口节点要求如下：
表 17 485接口X24（J63A-2F2-015-451-TH）
节点号 节点定义 备注
1 总线数据正
9 总线数据负
2 总线数据正
10 总线数据负
3 总线时钟正
11 总线时钟负
4 总线时钟正
12 总线时钟负
6 +5V供电正
7 +5V供电正
13 +5V供电地
14 +5V供电地
15 屏蔽地 设备内部接地
5、8 备用
2.2.4.3.网络接口
用于PS端数据包的输入输出
表 18 千兆网接口X27（HJ30J-12TJP4）
节点号 节点定义 备注
1 MD0+
8 MD0-
2 MD1+
7 MD1-
4 MD2+
11 MD2-
5 MD3+
10 MD3-
3、9、6、12 备用
2.3.结构要求
信号处理组合含结构外壳的整体尺寸为240mm×280mm×20mm。
3.产品保证要求
3.1.质量保证要求
规定应达到任务要求所采取的质量保证方面的要求。可以引用有效标准及文件。
3.2.维修性保证要求
平均修复时间（MTTR）：不大于20min。
3.3.安全性保证要求
明确产品安全性定性与定性要求。可以引用有效标准及文件。
3.4.电磁兼容性保证要求
明确产品电磁兼容性定性与定性要求。可以引用有效标准及文件。
3.5.环境条件要求
规定产品的力学环境条件、自然环境条件和电磁环境条件等使用环境要求；产品的环境试验要求。可以引用有效标准及文件。
3.6.元器件包装要求
规定元器件选用、采购、复验、筛选等要求。可以引用有效标准及文件。
3.7.材料、零件、和工艺包装要求
规定产品的材料、零件和工艺保证的定性与定量要求。可以引用有效标准及文件。
售后服务服务网点:当地;电话支持:7x24小时;质保期:1年;服务时限:报修后24小时;销售资质:协议供货商;商品承诺:原厂全新未拆封正品;

浙江大学

2023-10-08 09:55:31


信号处理模块（XF-WSBX-2300413）采购公告
发布时间：2023-10-08 09:55:31阅读量：12 次

项目名称信号处理模块项目编号XF-WSBX-*
公告开始日期2023-10-08 09:55:31公告截止日期2023-10-15 11:00:00
采购单位浙江大学付款方式货到付款，*方在到货验收后15日内向*方一次性支付本项目的总额
联系人中标后在我参与的项目中查看联系电话中标后在我参与的项目中查看
签约时间要求成交后3个工作日内到货时间要求成交后15个工作日内
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发票要求增值税普通发票
收货地址 (略) 西湖区浙大路38号浙江大学玉泉校区教11-201
供应商资质要求

符合《政府采购法》第二十二条规定的供应商基本条件

高新技术企业 (必选) ; 总装备部承制单位资格证书 (必选) ; 企业质量管理体系认证证书 (必选)




采购清单1
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信号处理模块4套敏感元件、磁性材料、电感元件测量 仪

预算单价￥ *.00
技术参数及配置要求1.用途、功能
1.1.用途
信号处理模块是通信系统端机的数据处理中心，实现中频信号的接收、译码及发送信号的编码、调制发射功能；具备时序控制以及多终端之间的时间同步功能；并完成通信终端天线波束控制、功率控制等工作状态控制。
1.2.功能
信号处理组合主要功能为：
a）产品加电后程序自检、接收控制信息，实现地址码、扩频码及跳频图案的装订；
b）具备8个接收通道和8个发射通道；
c）发射通道实现对网络管理和业务数据的组帧、编码、调试和发射，8个发射通道相互独立；
d）接收通道实现对接收信号的同步、解调、译码、解帧，根据组网逻辑向应用层传输数据信息，8个接收通道相互独立；
e）实现调制解调、信道编译码、时间同步等物理层功能，以及接入、组网管理、测距和定时同步等功能；
f）具备发射通道、接收通道的一致性校准功能；
g）输出接收功率指示信息，供上位机软件进行链路余量计算；
h）控制射频收发组合中的频综，实现对信号的跳频和解跳控制；
i）控制射频收发组合中的通道工作模式；
j）控制射频收发组合中的通道衰减；
k）通过接口实现与天线模块连接，实现天线波束控制及天线状态信息读取；
l）可通过串口对PS端程序状态进行询问和读取；
m）可通过网口对PS端进行数据输入输出；
n）可通过485接口实现程序升级；
o）多块FPGA之间时钟同源，且具备信息交互能力。
1.3.组成
信号处理器硬件主要由电路板、射频集成收发芯片、FPGA 芯片（XCVU9P+ ZYNQ XC7Z045）及外围电路等组成。软件主要由物理层算法和协议栈组成。
1.4.数量
四套。
2.技术要求
2.1.技术指标要求
2.1.1.终端指标要求
a）中频输入接口：
1）接口数量：低频段3个，高频段5个（1和路+4子阵）；
2）中频频率：低频段2500MHz、高频段3670MHz；
3）中频输入功率：
？低频段接收：-60dBm~-10dBm（全温状态下不大于0dbm）；
？高频段和路接收：-60dBm~-10dBm（全温状态下不大于0dbm）；
？高频段子阵接收：-70dBm~-20dBm；
b）中频输出接口：
1）接口数量：低频段3个，高频段5个（1和路+4子阵）；
2）中频频率：低频段2500MHz、高频段3670MHz；
3）中频输出功率：-5dBm（正常通信）、-28dBm（测试时）；
c）时钟输入接口：
1）频率：40MHz；
2）功率：7dBm~10dBm；
3）频率稳定度：≤±2ppm；
4）频率准确度：≤±2ppm；
5）相位噪声：≤-130dBc/*@*kHz、≤-150dBc/*@*0kHz；
d）跳频控制需求
1）支持同时独立控制4路高频段子阵通道射频的跳频源；
2）跳频速率：可支持2000 hop/s、5000 hop/s、10000hop/s三种跳速；
3）支持子网间跳频正交（暂定）；
4）相邻跳频频点间隔：≥40MHz；
e）天线控制要求
需要单独的FLASH存储波控校正数据（FLASH大小512Mb）
f）供电输入：
1）输入电压：+6V±0.3V；
2）工作电流：≤16A；
2.2.接口要求
a）高频段的中频输入接口：编号XR1、XR2、XR3、XR4、XR5，5个SSMP（射频组合→信号处理）；
b）高频段的中频输出接口：编号XT1、XT2、XT3、XT4、XT5，5个SSMP（信号处理→射频组合）；
c）低频段的中频输入接口：编号XR6、XR7、XR8，3个SSMP（信号处理→射频组合）；
d）低频段的中频输出接口：编号XT6、XT7、XT8，3个SSMP（射频组合→信号处理）；
e）晶振输入接口：编号XCLK，1个SSMP（射频组合→信号处理）；
f）供电接口：编号为X23，J30J-25TJP4（二次电源→信号处理）；
g）射频组合高频段控制接口：编号为X21，J63A-2F2-069-451-TH（信号处理→射频组合）；
h）射频组合低频段控制接口：编号为X22，J63A-2F2-069-451-TH（信号处理→射频组合）；
i）天线1高频段控制接口：编号XK21，J63A-2F2-037-451-TH（信号处理→天线）；
j）天线2高频段控制接口：编号XK22，J63A-2F2-037-451-TH（信号处理→天线）；
k）天线3高频段控制接口：编号XK23，J63A-2F2-037-451-TH（信号处理→天线）；
l）天线1/2/3低频段控制接口：编号XX21，J63A-2F2-051-451-TH（信号处理→天线）；
m）XCVU9P调试接口：编号X25，J63A-2F2-009-451-TH；
n）ZYNQ XC7Z045调试接口：编号X26，J63A-2F2-009-451-TH；
o）RS-485通讯接口：编号为X24，J63A-2F2-015-451-TH；
p）网络调试接口：编号为X27，HJ30J-12TJP4。
2.2.1.中频接口
共17个，连接射频和信号处理模块，用于传输中频信号和本振信号，接口形式均为SSMP，射频和信号处理的对应编号如下：
表1 中频接口节点定义
序号 射频组合 信处组合节点 连接关系 备注
1 SCLK XCLK 射频组合→信处组合 时钟信号
2 ST1 XR1 射频组合→信处组合 高频段-子阵1接收
3 SR1 XT1 信处组合→射频组合 高频段-子阵1发射
4 ST2 XR2 射频组合→信处组合 高频段-子阵2接收
5 SR2 XT2 信处组合→射频组合 高频段-子阵2发射
6 ST3 XR3 射频组合→信处组合 高频段-子阵3接收
7 SR3 XT3 信处组合→射频组合 高频段-子阵3发射
8 ST4 XR4 射频组合→信处组合 高频段-子阵4接收
9 SR4 XT4 信处组合→射频组合 高频段-子阵4发射
10 ST5 XR5 射频组合→信处组合 高频段-和路接收
11 SR5 XT5 信处组合→射频组合 高频段-和路发射
12 ST6 XR6 射频组合→信处组合 低频段-1接收
13 SR6 XT6 信处组合→射频组合 低频段-1发射
14 ST7 XR7 射频组合→信处组合 低频段-2接收
15 SR7 XT7 信处组合→射频组合 低频段-2发射
16 ST8 XR8 射频组合→信处组合 低频段-3接收
17 SR8 XT8 信处组合→射频组合 低频段-3发射
2.2.2.控制接口
2.2.2.1.高频段射频控制接口
表2 高频段射频控制接口X21
序号 节点号 节点定义 信号形式 信号来源 信号去向
1. 1-10 高频段通道选择（详见表3） 5V/0V 信号处理 射频收发
2. 11 地
3. 12-13 高频段和路接收衰减控制（详见表4） 5V/0V 信号处理 射频收发
4. 14 地
5. 15-24 高频段天线选择（详见表5） 5V/0V 信号处理 射频收发
6. 25、26 地
7. 27-66 高频段频率源控制（详见表6） 5V/0V 信号处理 射频收发
8. 67 高频段频率源选择（详见表7） 5V/0V 信号处理 射频收发
9. 68-69 地 地 信号处理 射频收发
表3 收发控制逻辑
节点编号 接收 发射 收发均关断 错误指令
B阵面1路子阵 1. 1 0 0 1
2. 0 1 0 1
B阵面2路子阵 3. 1 0 0 1
4. 0 1 0 1
B阵面3路子阵 5. 1 0 0 1
6. 0 1 0 1
B阵面4路子阵 7. 1 0 0 1
8. 0 1 0 1
B阵面和路 9. 1 0 0 1
10. 0 1 0 1
表4 衰减控制逻辑
节点编号 0dB 10dB 20dB 30dB
高频段通道（和路）接收衰减控制 12. 0 1 0 1
13. 0 0 1 1
表5天线选择逻辑
节点编号 天线阵面1 天线阵面2 天线阵面3
B阵面1路子阵 15. 0 1 0
16. 0 0 1
B阵面2路子阵 17. 0 1 0
18. 0 0 1
B阵面3路子阵 19. 0 1 0
20. 0 0 1
B阵面4路子阵 21. 0 1 0
22. 0 0 1
B阵面和路 23. 0 1 0
24. 0 0 1
表6 频率源控制逻辑
节点号 节点定义 信号形式
高频段频率源1 27. 时钟SCK1 3.3V/0V
28. 数据SDI1 3.3V/0V
29. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
30. PLL2锁定指示 3.3V/0高电平锁定
31. Ctrl1（频率源输出控制） 5V/0V
32. Ctrl2（频率源输出控制） 5V/0V
33. Ctrl-锁相源加电使能 5V/0V高电平有效
34. 地
高频段频率源2 35. 时钟SCK1 3.3V/0V
36. 数据SDI1 3.3V/0V
37. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
38. PLL2锁定指示 3.3V/0高电平锁定
39. Ctrl1（频率源输出控制） 5V/0V
40. Ctrl2（频率源输出控制） 5V/0V
41. Ctrl-锁相源加电使能 5V/0V高电平有效
42. 地
高频段频率源3 43. 时钟SCK1 3.3V/0V
44. 数据SDI1 3.3V/0V
45. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
46. PLL2锁定指示 3.3V/0高电平锁定
47. Ctrl1（频率源输出控制） 5V/0V
48. Ctrl2（频率源输出控制） 5V/0V
49. Ctrl-锁相源加电使能 5V/0V高电平有效
50. 地
高频段频率源4 51. 时钟SCK1 3.3V/0V
52. 数据SDI1 3.3V/0V
53. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
54. PLL2锁定指示 3.3V/0高电平锁定
55. Ctrl1（频率源输出控制） 5V/0V
56. Ctrl2（频率源输出控制） 5V/0V
57. Ctrl-锁相源加电使能 5V/0V高电平有效
58. 地
高频段频率源5 59. 时钟SCK1 3.3V/0V
60. 数据SDI1 3.3V/0V
61. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
62. PLL2锁定指示 3.3V/0高电平锁定
63. Ctrl1（频率源输出控制） 5V/0V
64. Ctrl2（频率源输出控制） 5V/0V
65. Ctrl-锁相源加电使能 5V/0V高电平有效
66. 地
表7 频率源选择
节点编号 4路子阵采用整阵频率源 4路子阵频率源独立
67. 1 0
2.2.2.2.低频段射频控制接口
表8 低频段射频控制接口X22
序号 节点号 节点定义 信号形式 信号来源 信号去向
1. 1-6 低频段通道选择（详见表9） 5V/0V 信号处理 射频收发
2. 7 地
3. 8-9 低频段发射衰减控制（详见表10） 5V/0V 信号处理 射频收发
4. 10 地
5. 11-37 低频段频率源控制（详见表11） 5V/0V 信号处理 射频收发
表9 收发控制逻辑
节点编号 接收 发射 收发均关断 错误指令
低频段阵面-1 1. 1 0 0 1
2. 0 1 0 1
低频段阵面-2 3. 1 0 0 1
4. 0 1 0 1
低频段阵面-3 5. 1 0 0 1
6. 0 1 0 1
表10 衰减控制逻辑
节点编号 0dB 10dB 20dB 30dB
低频段通道接收衰减控制 8. 0 1 0 1
9. 0 0 1 1
表11 频率源控制逻辑
节点号 节点定义 信号形式
低频段频率源1 11. 时钟SCK1 3.3V/0V
12. 数据SDI1 3.3V/0V
13. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
14. 锁相源数据使能NSS2 3.3V/0V，上电初始化为高电平
15. PLL2锁定指示 3.3V/0高电平锁定
16. Ctrl1（频率源输出控制） 5V/0V
17. Ctrl2（频率源输出控制） 5V/0V
18. Ctrl-锁相源加电使能 5V/0V高电平有效
19. 地
低频段频率源2 20. 时钟SCK1 3.3V/0V
21. 数据SDI1 3.3V/0V
22. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
23. 锁相源数据使能NSS2 3.3V/0V，上电初始化为高电平
24. PLL2锁定指示 3.3V/0高电平锁定
25. Ctrl1（频率源输出控制） 5V/0V
26. Ctrl2（频率源输出控制） 5V/0V
27. Ctrl-锁相源加电使能 5V/0V高电平有效
28. 地
低频段频率源3 29. 时钟SCK1 3.3V/0V
30. 数据SDI1 3.3V/0V
31. 锁相源数据使能NSS1 3.3V/0V，上电初始化为高电平
32. 锁相源数据使能NSS2 3.3V/0V，上电初始化为高电平
33. PLL2锁定指示 3.3V/0高电平锁定
34. Ctrl1（频率源输出控制） 5V/0V
35. Ctrl2（频率源输出控制） 5V/0V
36. Ctrl-锁相源加电使能 5V/0V高电平有效
37. 地
2.2.2.3.高频段天线控制接口
3个天线的高频段阵元控制对应信处组合的XK21/ XK22/ XK23三个接口。
表 12 高频段天线控制接口XK21/ XK22/ XK23（J63A-2F2-037-451-TH）
节点号 定义 节点号 定义
1 DATA1 20 GND
2 DEN1 21 CLK3
3 DATA2 22 GND
4 DEN2 23 CLK4
5 DATA3 24 GND
6 DEN3 25 CLK5
7 DATA4 26 GND
8 DEN4 27 CLK6
9 DATA5 28 GND
10 DEN5 29 CLK7
11 DATA6 30 GND
12 DEN6 31 CLK8
13 DATA7 32 EN1
14 DEN7 33 TEN1
15 DATA8 34 TIN1
16 DEN8 35 LE1
17 CLK1 36 TR1
18 GND 37 DOUT1
19 CLK2
2.2.2.4.低频段天线控制接口
3个天线的低频段阵元控制对应信处组合XX21一个接口。
表 13 低频段天线控制接口XX21（J63A-2F2-051-451-TH）
节点号 定义 节点号 定义
1 Hd 27 T
2 R 28 TR
3 DGND 29 CLK
4 DATA 30 LE
5 EN1 31 EN2
6 EN3 32 EN4
7 CS1 33 CS2
8 DGND 34 备用
9 备用 35 备用
10 Hd 36 T
11 R 37 TR
12 DGND 38 CLK
13 DATA 39 LE
14 EN1 40 EN2
15 EN3 41 EN4
16 CS1 42 CS2
17 DGND 43 备用
18 备用 44 备用
19 Hd 45 T
20 R 46 TR
21 DGND 47 CLK
22 DATA 48 LE
23 EN1 49 EN2
24 EN3 50 EN4
25 CS1 51 CS2
26 DGND
2.2.3.供电接口
表14供电接口X23（J30J-25TJP4）
节点号 节点定义 备注
1-11 +6V供电
14-24 +6V地
12、13、25 备用
2.2.4.通讯接口
通讯接口包括两个FPGA的JTAG调试接口X25/ X26、485通讯接口X24、以及千兆网接口X27。
2.2.4.1.FPGA调试接口
表 15 FPGA调试接口X25（J63A-2F2-009-451-TH）
节点号 节点定义 备注
1 3.3V JTAG
2 GND
3 TMS
4 TCK
5 TDI
6 TDO
7 RS232_TX 调试串口
8 RS232_RX
9 备用
表 16 FPGA调试接口X26（J63A-2F2-009-451-TH）
节点号 节点定义 备注
1 3.3V JTAG
2 GND
3 TMS
4 TCK
5 TDI
6 TDO
7 RS232_TX 调试串口
8 RS232_RX
9 备用
2.2.4.2.485接口
导航控制装置采用的是总线分布式处理方案，导航控制装置作为主站，通过 RS-485 实时高速串行总线调度和管理其它从站设备，相关技术要求如下：
a) 总线工作方式为串行同步半双工方式；
b) 总线控制器满足 SDLC 规程要求；
c) 总线控制器电气传输标准为 RS-485；
d) 总线的传输速率为 4Mbps；
e) 总线电缆由两对屏蔽双绞线组成，其中一对双绞线用于信息传输,另一对双绞线用于同步时钟信号传输；
f) 总线上由发送端输出同步时钟信号；
h) 数据通讯时，规定同步时钟上升沿接收数据，下降沿发送数据；
i) 总线空闲状态为三态，各个通道不工作时应处于空闲状态；
j) 同步标志为“7E”，帧头和帧尾标志字节均为 4 个；
k) CRC 校验采用 16 位循环冗余校验码 CCITT-CRC；
l) 空闲位为“1”，空闲位放置在开始发送之前，处于接收状态的设备收到空闲位后，开始查询帧头；
m) 无论主站还是从站，发送数据结束后把数据线和时钟线均拉到三态状态，然后切换到接收模式，避免向总线发送多余的同步或空闲标志信号；
n) 设备设计时需要保证：在设备没有加电但其总线收发器供电的状态时，保证总线通道处于不工作状态（即需保证总线状态唯一且不能向总线发送数据）；
o) 总线收发器和隔离光耦的供电电源由D上导航控制装置统一提供，电压为5V，每个设备消耗电流不大于 200mA。总线收发器与总线通信控制器之间的所有互连信号包括地要求采用光耦隔离，光耦选取时需要考虑光耦的传输速度为 10Mbps；
p) 总线传输距离不小于 10m。
q) RS-485 总线接口电路暂定匹配电阻阻值为 120Ω，上下拉电阻预留。
数据链终端信处组合485接口节点要求如下：
表 17 485接口X24（J63A-2F2-015-451-TH）
节点号 节点定义 备注
1 总线数据正
9 总线数据负
2 总线数据正
10 总线数据负
3 总线时钟正
11 总线时钟负
4 总线时钟正
12 总线时钟负
6 +5V供电正
7 +5V供电正
13 +5V供电地
14 +5V供电地
15 屏蔽地 设备内部接地
5、8 备用
2.2.4.3.网络接口
用于PS端数据包的输入输出
表 18 千兆网接口X27（HJ30J-12TJP4）
节点号 节点定义 备注
1 MD0+
8 MD0-
2 MD1+
7 MD1-
4 MD2+
11 MD2-
5 MD3+
10 MD3-
3、9、6、12 备用
2.3.结构要求
信号处理组合含结构外壳的整体尺寸为240mm×280mm×20mm。
3.产品保证要求
3.1.质量保证要求
规定应达到任务要求所采取的质量保证方面的要求。可以引用有效标准及文件。
3.2.维修性保证要求
平均修复时间（MTTR）：不大于20min。
3.3.安全性保证要求
明确产品安全性定性与定性要求。可以引用有效标准及文件。
3.4.电磁兼容性保证要求
明确产品电磁兼容性定性与定性要求。可以引用有效标准及文件。
3.5.环境条件要求
规定产品的力学环境条件、自然环境条件和电磁环境条件等使用环境要求；产品的环境试验要求。可以引用有效标准及文件。
3.6.元器件包装要求
规定元器件选用、采购、复验、筛选等要求。可以引用有效标准及文件。
3.7.材料、零件、和工艺包装要求
规定产品的材料、零件和工艺保证的定性与定量要求。可以引用有效标准及文件。
售后服务服务网点:当地;电话支持:7x24小时;质保期:1年;服务时限:报修后24小时;销售资质:协议供货商;商品承诺:原厂全新未拆封正品;

浙江大学

2023-10-08 09:55:31

    
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