武汉大学AI芯片设计验证分析工具单一来源方式采购征求意见公示

?

武汉大学计算机学院拟采购AI芯片设计验证分析工具，使用单位申请采用单一来源方式采购，现予以公示。

?

一、???? 采购内容

AI芯片设计验证分析工具采用Synopsys数字集成电路EDA工具大学计划软件包，包括数字集成电路前端设计EDA工具大学计划软件包（软件授权）；数字集成电路后端设计EDA工具大学计划软件包（软件授权）。

二、采购要求

1. 设备的主要用途及功能

数字集成电路前端设计EDA工具覆盖整个数字前端，以设计架构为起点，以生成综合的网表为终点。包括RTL 编程和仿真、 IC 系统设计、验证、综合、STA、逻辑等值验证等数字前端的先进流程。包括全面的 RTL 综合及测试解决方案，时序签核解决方案，高性能RTL 功能验证解决方案，设计和验证环节使用开放性调试解决方案。

数字集成电路后端设计EDA工具覆盖整个后端设计、模拟电路和数模混合电路的开发。包括布局布线、电源布线和功耗验证，线间干扰的预防和修正，时序收敛，STA，DRC，LVS等数字后端设计，以及模拟电路和数模混合电路设计流程。包括高性能 RTL 功能验证解决方案、时序签核解决方案、功能全面的布局布线方案、全面物理验证方案、设计和验证环节使用开放性调试解决方案、全定制的解决方案、版图解决方案。

2. 技术规格

2.1主机技术要求：

数字集成电路前端设计软件包：

1．★包含RTL综合及测试软件

2．★包含金牌时序签核软件

3．★包含高性能 RTL 功能验证软件

4．★包含设计和验证环节广泛使用的开放性调试软件

5．全面的扫描及压缩设计规则检查

6．集成故障模拟器，以评定结构测试向量的故障覆盖率

7．通过自动缺陷隔离进行硅诊断

8．▲使用形式静态技术来确定某一设计的两个版本之间是否具有等效功能

9．▲具备直观的图形或基于脚本的环境

10．自动实现 UPF 驱动的先进低功耗技术

11．全功能本征测试平台，以及对 SystemVerilog 语言的支持

12．仿真软件对全功能 SystemVerilog 和 OpenVera测试平台的本征编译支持

13．提供用于测量验证覆盖率完整性的高性、内置覆盖率技术

14．用于设计和验证的 SystemVerilog、覆盖率分析、多语言支持和广泛的 VIP 库

15．可验证具有不同结构的设计的等效性，不依赖于任何同构状态映射关系

16．支持异步时钟、脉冲逻辑和自定时逻辑

17．直觉的气泡图让您轻易了解有限状态机的运作

数字集成电路后端设计EDA工具软件包：

1．★包含功能全面的布局布线软件

2．★包含金牌时序签核软件

3．★包含高性能 RTL 功能验证软件

4．★包含全面物理验证方案

5．★包含版图解决方案

6．包含全定制的解决方案

7．采用形式验证的技术来判断一个设计的两个版本在功能上是否等效

8．▲可通过较低的存储器开销快速打开大型 GDSII 和 OASIS 文件

9．可为单元和图形的分层和布置提供简单易用的调试功能

10．全功能本征测试平台，以及对 SystemVerilog 语言的支持

11．▲支持行为模型、RTL、UDP、门、晶体管或 SPICE 网表视图

12．可验证具有不同结构的设计的等效性，不依赖于任何同构状态映射关系

13．▲完整的网表到 GDSII 解决方案，提供同类最佳的QoR、TTR 和可预测性

14．全面的优化功能可实现时序、面积、低功耗、信号完整性、可布线性和成品率目标

15．In-Design 电源网格分析集成环境

16．全面的动态和静态电源网格分析

17．▲支持行业标准：Liberty、SDC、SPF、SPEF

18．高性能、高容量的 FastSPICE 仿真

19．支持数模混合电路的仿真

20．提供全面的信号完整性分析、统计时序分析和针对整个芯片的功耗分析

21．全面支持最精确的和可扩展的行业标准模型以及专有仿真模型

22．▲支持设计规则检查 (DRC)

23．▲支持版图与原理图互连性对照验证 (LVS)

24．支持可制造性增强 (DFM)

25．辨识出为达成完整能见度而必须录制的关键信号组

26．可靠的 Schematic Driven Layout 版图设计

27．支持版图器件模型 Magic Cell

28．提供飞线、自动版图复用、短路检查器

备注：★必要参数，▲重要参数

2.2 供货范围

2.2.1数字集成电路前端设计EDA工具大学计划软件包（软件授权） 20个；

2.2.2数字集成电路后端设计EDA工具大学计划软件包（软件授权） 20个；

3、随机提供的技术资料

3.1软件说明书；

3.2 软件使用手册。

4、设备工作条件

Linux64位操作系统

?

三、采用单一来源采购方式的原因和说明

为了开展AI芯片设计验证分析工具工作，促进学院学科建设，提高科研和教学水平，配合学院完成AIoT项目建设工作，拟购买Synopsys公司（新思科技）的集成电路前端和后端设计EDA工具软件的大学计划。

Synopsys公司一直致力于EDA工具软件的研发，为业界提供了最高质量的IC设计EDA工具软件。他们的大学计划中包含前端和后端两个设计软件包，Synopsys的后端软件ICCDesign将繁重的预布局规划、布局布线、寄生参数提取以及静态时序分析工作自动化，从而可以大大提高设计效率和设计可靠性。集成电路设计前端设计EDA工具是综合工具DesignCompiler和时序评估工具Prime Time的单一来源。Design Compiler是世界上使用范围最广，综合效果最好的综合工具，Prime Time是时序评估工具中唯一的签核工具。

集成电路后端设计EDA工具套装中，布局布线工具ICC和形式验证工具Formality，可以和DC以及签核工具PT可以无缝配合使用；此外，HSPICE可以进行批量仿真。

综上所述，Synopsys公司（新思科技）的集成电路前端和后端设计EDA软件工具套装在集成电路设计领域具有不可替代性和唯一性，拟采用单一来源方式采购。

?

四、拟定的唯一供应商名称、地址

供应商：上海芯桥信息技术有限公司

地 址：上海市徐汇区裕德路168号徐汇商务大厦619室

联系人：卓丽霞

联系方式：18980535002

五、公示期：从2020年4月26日至2020年5月6日17时止
?
　　如有其他潜在供应商对本项目采用单一来源方式采购有异议，应在公示期内以书面形式以实名（盖单位公章、包括联系人、地址、联系电话）将意见反馈至武汉大学采购与招投标管理中心。

?
项目经办人：吴老师?赵老师?027-68754589?传真：027-68754583

技术负责人：王老师?电话：17702706066?

地址：湖北省武汉市武昌区八一路299号?

邮编：430072
?
????????????????????????武汉大学采购与招投标管理中心
　??????????????????????????2021年4月26日

?

?

?