5G毫米波实时无线传输原型系统国际招标公告(1)1319-194CYZB50605
5G毫米波实时无线传输原型系统国际招标公告(1)1319-194CYZB50605
忱义工程项目管理有限公司受招标人委托对下列产品及服务进行国际公开竞争性招标,于2019-06-05在公告。本次招标采用传统招标方式,现邀请合格投标人参加投标。
1、招标条件
项目概况:本项目为“基于空天地一体化网络的信息化建设与无线电安全监管技术研究”拟采购设备之一。主要包括5G毫米波实时无线传输原型系统1 套。毫米波收发系统是用于在毫米波频段下对实时通信系统进行原型验证的模块化硬件解决方案。该系统具有2 GHz带宽,可用于实时评估拟用于下一代无线通信标准的超高带宽信号。该系统可使用多FPGA架构来实时分析超高带宽信号,以便进行计算密集型数字信号处理。
资金到位或资金来源落实情况:资金到位或资金来源落实情况:已落实
项目已具备招标条件的说明:项目已具备招标条件的说明:项目已批复
2、招标内容
招标项目编号:1319-194CYZB50605
招标项目名称:5G毫米波实时无线传输原型系统
项目实施地点:中国黑龙江省
招标产品列表(主要设备):
序号 | 产品名称 | 数量 | 简要技术规格 | 备注 |
1 | 机箱 | 18 | 1.1 插槽数量:不少于18;1.2 插槽带宽:不低于8 GB/s;1.3 机箱带宽:不低于24 GB/s;1.4 支持参考时钟输入输出;1.5 支持PXI总线和PXI Express总线。 | |
2 | 控制器 | 24 | 2.1 处理器:不低于Intel Xeon E5-2618L或相同级别;2.2 主频:不低于2.3 GHz(基频),不低于3.4 GHz(单核);2.3 内存:不低于24 GB DDR4;2.4 硬盘:不低于240 GB SSD;2.5 提供GPIB接口、USB接口、10/100/1000兆以太网接口;2.6 USB接口数量:2.0接口不少于4,高速3.0接口不少于2;2.7 网口数量:不少于2;2.8 提供Windows 10操作系统;2.9 支持图形化编程。 | |
3 | 基带信号源 | 1 | 3.1 采样率:不低于3072 MS/s或2.94912 GS/s;3.2 二阶谐波:不大于-60 dBc;3.3 三阶谐波:不大于-65 dBc;3.4 带宽:不小于1 GHz (I/Q)、2 GHz (Complex);3.5 I/Q通道平坦度:不大于±1.5 dB;3.6 I/Q通道噪声密度:不大于-155 dBm/Hz;3.7 I/Q通道幅度偏差:不大于±0.2 dB;3.8 I/Q通道相位偏差:不大于±0.5 deg;3.9 支持图形化编程。 | |
4 | 中频和本振模块 | 1 | 4.1 中频调谐范围:不小于8.5 GHz到13.5 GHz;4.2 中频输出线性功率:不小于-40 dBm到+7 dBm;4.3 中频输入线性功率:不小于-25 dBm到+20 dBm;4.4 LO1频率范围:不小于4 GHz到8 GHz;4.5 LO1 相位噪声:不大于-70 dBc/Hz (100 Hz频偏)、-92 dBc/Hz (1 kHz频偏)、-98 dBc/Hz (10 kHz频偏)、-104 dBc/Hz (100 kHz频偏)、-130 dBc/Hz (1 MHz频偏);4.6 LO2频率范围:不小于2.8 GHz到4.5 GHz;4.7 LO2相位噪声:不大于-70 dBc/Hz (100 Hz频偏)、-92 dBc/Hz (1 kHz频偏)、-98 dBc/Hz (10 kHz频偏)、-104 dBc/Hz (100 kHz频偏)、-130 dBc/Hz (1 MHz频偏);4.8 I/Q频率范围:不小于DC到1 GHz;4.9 支持图形化编程。 | |
5 | 5 基带接收机 | 1 | 5.1 采样率:不小于3072 MS/s或2.94912 GS/s;5.2 二阶谐波:不大于-60 dBc;5.3 三阶谐波:不大于-60 dBc;5.4 带宽:不小于1 GHz (I/Q)、2 GHz (Complex);5.5 I/Q通道平坦度:不大于±3 dB;5.6 I/Q通道噪声密度:不大于-148 dBFS/Hz (100 MHz中心频率)、-143 dBFS/Hz (1000 MHz中心频率);5.7 I/Q通道幅度偏差:不大于±0.2 dB;5.8 I/Q通道相位偏差:不大于±1.5 deg;5.9 支持图形化编程。 | |
6 | FPGA协处理器 | 1 | 6.1 MGT通道数量:不少于24;6.2 MGT速率:不小于500 Mb/s到8 Gb/s、9.8 Gb/s到12.5 Gb/s;6.3 内置FPGA:不低于Xilinx Virtex-7 XC7VX485T或相同级别;6.4 FPGA资源:LUTs不少于303600,DSP48不少于2800;6.5 FPGA Block RAM:不少于37080 kbits;6.6 FPGA DMA通道数量:不少于32;6.7 FPGA DRAM容量:不小于2 GB/bank;6.8 支持P2P数据传输;6.9 支持图形化编程。 | |
7 | 基带FPGA处理器 | 1 | 7.1 数字输入输出通道数量:不少于136;7.2 数字输入输出速率:不低于400 Mb/s;7.3 内置FPGA:不低于Xilinx Kintex-7 410T或相同级别;7.4 FPGA资源:LUTs不少于254200,DSP48不少于1540;7.5 FPGA Block RAM:不少于28620 kbits;7.6 FPGA DMA通道数量:不少于32;7.7 FPGA DRAM容量:不小于2 GB;7.8 支持P2P数据传输;7.9 支持图形化编程。 | |
8 | 时钟模块 | 1 | 8.1 内置时钟:不低于OCXO或相同级别;8.2 精度:不低于±80 ppb;8.3 相位噪声:不高于-150 dBc/Hz(10 MHz中心频率,10 kHz频偏);8.4 支持时钟输入输出;8.5 支持图形化编程。 | |
9 | 毫米波发射前端 | 1 | 9.1 调谐范围:24.25 GHz到33.4 GHz9.2 实时带宽:2 GHz9.3 模拟增益范围:55 dB9.4 饱和功率:+26 dBm9.5 支持图形化编程。 | |
10 | 毫米波接收前端 | 1 | 10.1 调谐范围:24.25 GHz到33.4 GHz10.2 实时带宽:2 GHz10.3 模拟增益范围:50 dB10.4 噪声系数:6 dB10.5 支持图形化编程。 | |
11 | 附件 | 1 | 提供机柜、KVM、PDU、mmRH线缆、天线等附件。 |
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